SystemVerilog симуляци

Verilog A ба AMS Simulation

Jump to TINA Main Page & General Information

Verilog Simulation
Verilog-A & AMS симуляци
VHDL симуляци
VHDL-AMS симуляци
SystemC симуляци

SystemVerilog нь TINA-д багтсан Verilog техник хангамжийн тайлбар хэлний өргөтгөл юм.
TINA-д SystemVerilog нь маш хурдан бөгөөд оновчтой кодоор хангадаг MS Visual Studio-ийн тусламжтайгаар эмхэтгэх боломжтой SystemC руу автоматаар орчуулагддаг. Та хэд хэдэн хэлхээний жишээг TINA-н Examples\HDL\SystemVerilog хавтсаас олж болно.