TINA дахь VHDL Simulation нь бүх хувилбарт багтсан

TINA-ийн үндсэн хуудас ба ерөнхий мэдээлэл рүү очих

VHSL (VHSIC (Very High Speed Integrated Circuits) Техник хангамжийн тайлбар толь хэл) нь дизайнерууд өөрсдийн хиймэл схем, системийг бүтээхээс өмнө загвар зохион бүтээгчийн хэрэглэдэг IEEE-ийн стандарт хэллэг юм.

TINA хувилбарууд 7 болон түүнээс дээш хувилбарууд нь хүчирхэг дижитал VHDL симуляцийн хөдөлгүүрийг агуулдаг. ТINA дахь тоон хэлхээнүүд нь автоматаар VHDL кодыг хөрвүүлж, VHDL-ийн загвараар шинжлэх боломжтой. Үүнээс гадна, та VHDL-д байгаа өргөн хүрээний тоног төхөөрөмжүүдэд дүн шинжилгээ хийж, өөрийн дижитал аппарат болон тоног төхөөрөмжийг VHDL дээр тодорхойлж болно. VHDL-ийн давуу тал нь зөвхөн IEEE стандарт биш боловч FPGAs болон CPLDs зэрэг программчлагдах логик төхөөрөмжүүдэд автоматаар хэрэгжиж болох юм.

TINA нь Analysis / Options цэсэнд Generate synthesizable code үүсгэх хайрцгийг тохируулсан бол холбогдох UCF файлын хамт синтезчилж болох VHDL кодыг үүсгэх боломжтой. Та үүсгэсэн VHD болон UCF файлуудыг T&M цэсэн дэх "Create VHD & UCF File" командыг ашиглан хадгалах боломжтой. Та эдгээр файлуудыг Xilinx-ийн үнэгүй хэрэгсэл болох Webpack-тэй уншиж, дизайны хэрэгжилтийг тайлбарласан бит-урсгал файлыг үүсгээд дараа нь Xilinx FPGA чипсэд байршуулж болно.

Жишээ: Дараах хэлхээг VHDL-д тодорхойлсон.

Дүн шинжилгээ / Дижитал VHDL симуляци нь дараах диаграмыг өгдөг:

Хэрвээ та TINA дахь Counter-блок дээр давхар товшоод Enter товчлуурыг дарвал тоологчийг тодорхойлох VHDL кодыг харж болно:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;