ဒစ်ဂျစ်တယ် Verilog သရုပ်သကန်
ဒစ်ဂျစ်တယ် Verilog အီလက်ထရောနစ်တိုက်နယ်ခြင်း simulation
Jump to TINA Main Page & General Information
- Verilog-A & AMS ခြင်း simulation
- SystemVerilog သရုပ်သကန်
- VHDL ခြင်း simulation
- VHDL-AMS သရုပ်သကန်
- SystemC သရုပ်သကန်
Tina လည်းအစွမ်းထက်ဒစ်ဂျစ်တယ် Verilog ခြင်း simulation အင်ဂျင်ပါဝင်သည်။ Verilog ၏အားသာချက်သို့သော်ပိုပြီး features တွေ VHDL အတွက်ရှိပါတယ်, ဒါကြောင့်သင်ယူနားလည်ရန်ပိုမိုလွယ်ကူကြောင်း VHDL နှင့်နှိုင်းယှဉ်ပါ။
Tina synthesizable VHDL ကုဒ်ဖို့ Verilog မော်ဒယ်များနှင့်အခြားဒစ်ဂျစ်တယ်အစိတ်အပိုင်းများကိုဘာသာပြန်ဆိုနှင့်, ထို Xilinx ရဲ့ Webpack software ကိုသုံးပြီးသင်ဒီဇိုင်းများ၏အကောင်အထည်ဖော်မှုဖော်ပြသည့် bit နဲ့စီး file ကို generate ပြီးတော့ Xilinx FPGA ချစ်ပ်ဖို့က upload တင်နိုင်ပါတယ်။
အောက်ပါ circuit ကို VHDL နှင့် Verilog သုံးပြီးတူညီတဲ့အပြည့်အဝမြွေဆိုး circuit ကိုနှိုင်းယှဉ်။
အဆိုပါသိထားအစိတ်အပိုင်းဘာလို့လဲဆိုတော့ Micro စနစ်နဲ့အခြားသောအတွက်သာ codes တွေကိုကွဲပြားခြားနားသောဖြစ်ကြသည်အတူတူပင်ဖြစ်ပါသည်။
သင်က VHDL ကိုနှစ်ချက်နှိပ်ပါနိုင်ပါတယ်သို့မဟုတ်သင်ဆန္ဒရှိလျှင် Verilog ဘာလို့လဲဆိုတော့ Micro စနစ်နဲ့အခြားသောနှင့်စာနယ်ဇင်းအပြည့်အဝအသေးစိတ်ကိုကြည့်ရှုခြင်းနှင့် code ကိုတည်းဖြတ်ရန် Macro ရိုက်ထည့်ပါ:
အဆိုပါမရှိမဖြစ်လိုအပ်သောအစိတ်အပိုင်းအလွန်ဆင်တူနေသောခေါင်းစဉ်:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
အဆိုပါခွဲခြမ်းစိတ်ဖြာခြင်း menu ကနေဒစ်ဂျစ်တယ် Timing ခွဲခြမ်းစိတ်ဖြာခြင်း run ပါ။ အောက်ပါပုံပေါ်လာပါလိမ့်မယ်:
သငျသညျနှစ်ဦးစလုံးမော်ဒယ်များမှသည် output ကိုအချက်ပြအတိအကျတူညီဖြစ်ကြောင်းတွေ့နိုင်ပါသည် ..