VHDL अनुकरण TINA मा सबै संस्करणहरूमा समावेश गरिएको छ

VHDL अनुकरण TINA मा सबै संस्करणहरूमा समावेश गरिएको छ

VHDL (VHSIC (अति उच्च स्पीड एकीकृत सर्किट) हार्डवेयर विवरण भाषा) इलेक्ट्रोनिक डिजाइनरहरूले प्रयोग गरेको आईईईई-मानक हार्डवेयर विवरण भाषा हो जसको कारण निर्माणको लागी आफ्नो चिप्स र प्रणाली अनुकरण गर्नका लागि प्रयोग गरिन्छ।

TINA संस्करणहरू 7 र उच्चमा अहिले एक शक्तिशाली डिजिटल VHDL अनुकरण इन्जिन समावेश छ। TINA मा कुनै पनि डिजिटल सर्किट स्वचालित रूप देखि एक VHDL कोड परिवर्तित र एक VHDL डिजाइन को रूप मा विश्लेषण गरिन सक्छ। यसको अतिरिक्त, तपाईं VHDL मा उपलब्ध विस्तृत दायरा हार्डवेयर विश्लेषण गर्न सक्छन् र VHDL मा तपाईंको आफ्नै डिजिटल घटक र हार्डवेयर परिभाषित गर्न सक्नुहुन्छ। VHDL को ठूलो फायदा मात्र होइन कि यो IEEE मानक हो, तर यो पनि स्वचालित तर्क प्रोग्रामहरू जस्तै FPGAs र CPLDs मा देख्न सकिन्छ।

TINA संगत UCF फाइलको साथ एक सिंथेसिभ VHDL कोड उत्पन्न गर्न सक्छ यदि उत्पन्न संश्लेषण कोड चेकबक्स विश्लेषण विश्लेषण / विकल्प मेनुमा सेट गरिएको छ। तपाईँले सिर्जना गरिएको VHD र UCF फाईलहरू "Td M menu मा" VHD र UCF फाइल "आदेश सिर्जना गर्न सक्नुहुन्छ। तपाइँ यी फाइलहरू Xilinx को निःशुल्क उपयोगिता वेबप्याक पढ्न सक्नुहुन्छ, डिजाइनको कार्यान्वयन वर्णन गर्ने बिट-स्ट्रीम फाइल उत्पन्न गर्नुहोस् र त्यसपछि Xilinx FPGA चिप्समा अपलोड गर्नुहोस्।

उदाहरण: निम्न सर्किट एक काउंटर हो, VHDL मा परिभाषित।
डिजिटल VHDL अनुकरण, छवि 1
चालु विश्लेषण / डिजिटल VHDL सिमुलेसन, निम्न चित्र प्रदान गर्दछ:
VHDL अनुकरण, छवि 2
यदि तपाइँ TINA मा काउन्टर ब्लकमा डबल-क्लिक गर्नुहोस् र इन्टर म्याक्रो थिच्नुहोस् तपाईँले काउन्टर परिभाषित VHDL कोड देख्न सक्नुहुन्छ:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA मा तपाईं VHDL कोड परिवर्तन गर्न सक्नुहुन्छ र प्रभाव देख्न सक्नुहुन्छ।

लाइन परिवर्तन गर्नुहोस् Pre_Q <= पूर्व_Q + 1; माथि Pre_Q <= पूर्व_Q + 2; र संवाद बन्द गर्नुहोस्।

अब विश्लेषण / डिजिटल VHDL सिमुलेसन निम्न आरेख उत्पादन गर्दछ

तपाईं यस सर्किटलाई पनि TINA मा पढ्न सक्नुहुन्छ अन्तरक्रियात्मक मोड.