VHDL Simulácia v TINA je súčasťou všetkých verzií

Skoč na hlavnú stránku TINA a všeobecné informácie

VHDL (VHSIC (veľmi vysokorýchlostné integrované obvody) Hardware Description Language) je IEEE-štandardný jazyk pre popis hardvéru používaný elektronickými dizajnérmi na opis a simuláciu ich čipov a systémov pred výrobou.

Verzie TINA 7 a vyššie obsahujú výkonný digitálny simulátor VHDL. Akýkoľvek digitálny obvod v TINA môže byť automaticky prevedený na VHDL kód a analyzovaný ako VHDL dizajn. Okrem toho môžete analyzovať širokú škálu hardvéru dostupného vo VHDL a definovať vlastné digitálne komponenty a hardvér vo VHDL. Veľkou výhodou VHDL je nielen to, že ide o štandard IEEE, ale aj to, že sa dá automaticky realizovať v programovateľných logických zariadeniach, ako sú FPGA a CPLD.

TINA môže generovať syntetizovateľný kód VHDL spolu s príslušným súborom UCF, ak je v ponuke Analýza / Možnosti začiarknuté políčko Generovať syntetizovateľný kód. Vytvorené súbory VHD a UCF môžete uložiť pomocou príkazu „Vytvoriť súbor VHD a UCF“ v ponuke T&M. Tieto súbory môžete načítať pomocou bezplatného nástroja Webpack od spoločnosti Xilinx, vygenerovať súbor bitového toku popisujúci implementáciu návrhu a potom ho nahrať na čipy Xilinx FPGA.

Príklad: Nasledujúci okruh je počítadlo definované vo VHDL.

Simulácia behu analýzy / digitálneho VHDL poskytuje nasledujúci diagram:

Ak dvakrát kliknete na blok počítadla v TINA a stlačíte tlačidlo Enter Macro, môžete vidieť kód VHDL definujúci počítadlo:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;