Simulácia SystemVerilog

Verilog A a AMS Simulation

Jump to TINA Main Page & General Information

Verilog simulácia
Simulácia Verilog-A a AMS
Simulácia VHDL
Simulácia VHDL-AMS
SystemC simulácia

SystemVerilog je rozšírenie jazyka popisu hardvéru Verilog, ktorý je tiež súčasťou TINA.
V TINA je SystemVerilog automaticky preložený do SystemC, ktorý je možné skompilovať pomocou MS Visual Studio, ktoré poskytuje veľmi rýchly a optimalizovaný kód. Niekoľko príkladov obvodov nájdete v priečinku Príklady\HDL\SystemVerilog v TINA.