• Skoč na hlavnú stránku TINA a všeobecné informácie 

• Simulácia VHDL
• Verilog simulácia
• Simulácia Verilog-A a AMS
• Simulácia SystemVerilog
• SystemC simulácia

VHDL-AMS je rozšírením jazyka popisu hardvéru VHDL, ktorý je tiež súčasťou TINA. Obsahuje Analog a Mixed-Signal extensions (AMS) do čisto digitálneho jazyka VHDL za účelom simulácie analógových a zmiešaných signálových systémov. Niekoľko príkladov obvodov nájdete v priečinku Príklady\HDL\VHDL-AMS TINA.

Príklad VHDL-AMS: