ВХДЛ симулација у ТИНА укључена у свим верзијама
ВХДЛ симулација у ТИНА укључена у свим верзијама
- ВХДЛ-АМС симулација
- Верилог Симулатион
- Верилог-А & АМС симулација
- СистемВерилог Симулатион
- СистемЦ Симулатион
ВХДЛ (ВХСИЦ (интегрисани кругови врло велике брзине) Језик описа хардвера) је стандардни опис хардвера ИЕЕЕ који користе електронски дизајнери за описивање и симулацију њихових чипова и система прије израде.
ТИНА верзије КСНУМКС и више сада укључују снажан дигитални ВХДЛ симулациони мотор. Било дигитални склоп у ТИНА може аутоматски претворити ВХДЛ код и анализирати као ВХДЛ дизајн. Осим тога, можете анализирати широк распон хардвера доступног у ВХДЛ-у и дефинирати властите дигиталне компоненте и хардвер у ВХДЛ-у. Велика предност ВХДЛ-а није само у томе што је то ИЕЕЕ стандард, већ се може аутоматски реализирати у програмабилним логичким уређајима као што су ФПГА и ЦПЛД.
ТИНА може генерисати синтетизирани ВХДЛ код заједно са одговарајућом УЦФ датотеком ако је потврдни оквир Генериши синтетизирани код постављен у менију Анализа / Опције. Створене ВХД и УЦФ датотеке можете сачувати помоћу наредбе „Направи ВХД и УЦФ датотеку“ у менију Т&М. Можете прочитати ове датотеке помоћу Ксилинк-овог бесплатног услужног програма Вебпацк, генерисати бит-стреам датотеку која описује имплементацију дизајна, а затим је отпремити на Ксилинк ФПГА чипове.
Пример: Следећи круг је бројач, дефинисан у ВХДЛ.
Анализа трчања / Дигитална ВХДЛ симулација, даје следећи дијаграм:
Ако двапут кликнете на блок Цоунтер у ТИНА и притиснете Ентер Макро дугме можете видјети ВХДЛ код који дефинира Цоунтер:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
У ТИНА можете промијенити ВХДЛ код и видјети учинак одмах.
Промените линију Пре_К <= Пре_К + 1; изнад до Пре_К <= Пре_К + 2; и затворите дијалог.
Сада анализа / дигитална ВХДЛ симулација даје сљедећи дијаграм
Такође можете проучити овај круг у ТИНА-и Интерацтиве Моде.