10. Дизайн підсилювача FET
СТРУМ - 10. Конструкція підсилювача FET
ПОПЕРЕДНЯ 9. Аналіз FET-підсилювачів
Дизайн підсилювача FET
Тепер ми досліджуємо розширення аналізу FET-підсилювачів, представленого раніше в цій главі, до проектування FET-підсилювачів. Ми спробуємо визначити невідомі в задачі проектування, а потім розробити рівняння для вирішення цих невідомих. Як і в більшості конструкцій електроніки, кількість рівнянь буде менше, ніж кількість невідомих. Додаткові обмеження встановлюються для задоволення певних загальних цілей (наприклад, мінімальні витрати, менші відхилення в продуктивності через зміни параметрів).
10.1 Підсилювач CS
Процедура проектування підсилювача CS представлена в цьому розділі. Ми повинні скоротити JFET і виснаження MOSFET підсилювач дизайн організованої процедури. Хоча це може здатися
зводячи дизайн до дуже рутинного процесу, ви повинні переконати себе, що розумієте походження кожного кроку, оскільки згодом може знадобитися кілька варіацій. Якщо все, що ви робите для розробки підсилювача CS, - це бездумно «підключати» до наведених нами кроків, ви втрачаєте всю суть цього обговорення. Як інженер ви прагнете робити те, що є НЕ рутина. Зменшення теорії до організованого підходу - це те, що ви будете робити. Ви не будете просто застосовувати підходи, які інші вже зробили для вас.
Підсилювачі розроблені для задоволення вимог посилення, припускаючи, що бажані технічні характеристики знаходяться в межах діапазону транзистора. Зазвичай вказуються напруга живлення, опір навантаження, коефіцієнт посилення напруги та вхідний опір (або коефіцієнт посилення струму). Завдання дизайнера - вибрати значення опору R1, R2, RD та RS. Зверніться до рисунка 40, коли ви виконуєте кроки процедури. Ця процедура передбачає, що пристрій було вибрано і що його характеристики відомі.
Малюнок Підсилювач 40 JFET CS
Спочатку вибираємо Q-точку в області насичення характеристичних кривих FET. Для прикладу зверніться до кривих на малюнку 40 (b). Це ідентифікує VDSQ, VGSQ та IDQ.
Тепер вирішимо для двох резисторів у вихідному циклі, RS та RD. Оскільки існують дві невідомі, потрібно дві незалежні рівняння. Почнемо з написання dc Рівняння КВЛ навколо петлі стоку-джерела,
(58)
Вирішення для суми двох резисторів дає вихід
(59)
(60)
Опір, RD, є єдиним невідомим у цьому рівнянні. Рішення для RD приводить до квадратичного рівняння, що має два рішення, один негативний і один позитивний. Якщо позитивне рішення призводить до RD > K1, що означає негативне RS, потрібно вибрати нову точку Q (тобто перезапустити дизайн). При позитивному розчині виходить RD < K1, ми можемо продовжити.
Тепер, коли RD відомо, ми вирішуємо RS за допомогою рівняння (59), рівняння циклу витікання в джерело.
(61)
з RD та RS Відомо, нам потрібно лише знайти R1 та R2.
Почнемо з перезапису рівняння КВЛ для петлі джерела воріт.
(62)
Напруга, VGS, має протилежну полярність від VDD. Таким чином, термін IDQRS має бути більше, ніж VGSQ за величиною. Інакше VGG буде мати протилежну полярність від VDD, що неможливо згідно з Рівнянням (62).
Тепер ми вирішуємо R1 та R2 припускаючи, що VGG знайдений має така ж полярність as VDD. Ці значення резистора вибираються шляхом пошуку значення RG з рівняння коефіцієнта посилення струму або від вхідного опору. Ми вирішуємо R1 та R2.
(63)
Припустимо тепер, що Рівняння (62) призводить до a VGG що має протилежної полярності of VDD. Це неможливо вирішити R1 та R2. Практичний шлях - це пропустити VGG = 0 V. Таким чином, 
, так як VGG задається рівнянням (62), попередньо обчисленим значенням RS тепер потрібно змінити.
Малюнок 41 - підсилювач CS
На малюнку 41, де використовується конденсатор для обходу частини RS, ми розробляємо нову цінність RS наступним чином:
(64)
Значення RSdc is RS1 + RS2 і значення RМішок is RS1.
Тепер, коли у нас є новий RSdc, ми повинні повторити кілька попередніх кроків у дизайні. Ми ще раз визначимо RD використовуючи KVL для циклу витоку в джерело.
(65)
Проблема дизайну тепер стає однією з розрахунків обох RS1 та RS2 замість того, щоб знаходити лише один вихідний резистор.
З новим значенням для RD of K1 - RSdc, перейдемо до вираження посилення напруги рівняння (60) з RМішок використовується для цього ac а не рівняння RS. До процедури проектування необхідно додати такі додаткові кроки:
Ми знайшли RМішок (що просто RS1) від рівняння посилення напруги
(66)
RМішок є єдиним невідомим у цьому рівнянні. Вирішуючи для цього, ми знаходимо
(67)
Припустимо тепер RМішок виявляється позитивним, але менше RSdc. Це бажаний стан з тих пір
(68)
Тоді наш дизайн завершений і
(69)
Припустимо, що RМішок виявляється позитивним, але великий ніж RSdc. Підсилювач не може бути спроектований за допомогою коефіцієнта підсилення напруги та Q-точки, як вибрано. Необхідно вибрати нову точку Q. Якщо коефіцієнт підсилення напруги занадто високий, можливо, не вдасться виконати конструкцію з будь-якою Q-точкою. Може знадобитися інший транзистор або може знадобитися використання двох окремих стадій.
10.2 Підсилювач CD
Тепер ми представляємо процедуру проектування підсилювача CD JFET. Вказані наступні величини: коефіцієнт посилення струму, опір навантаження, і VDD. Вхідний опір може бути вказаний замість коефіцієнта посилення струму. Зверніться до схеми на малюнку 39 під час вивчення наступної процедури. Ще раз нагадуємо вам, що процес зведення теорії до набору етапів є важливою частиною цієї дискусії, а не фактичними кроками.
Спочатку виберіть Q-точку в центрі кривих характеристик FET за допомогою малюнка 20 (“Глава 3: Польовий транзистор з перехідним полем (JFET)”). Цей крок визначає VDSQ, VGSQ, IDQ та gm.
Ми можемо вирішити для резистора, підключеного до джерела, за допомогою запису dc Рівняння КВЛ навколо циклу відведення до джерела.
(70)
з яких ми знаходимо dc Значення RS,
(71)
Далі ми знайдемо ac значення опору, RМішок, з переставленого рівняння посилення струму, Рівняння (55).
(72)
де RG = Rin. Якщо вхідний опір не вказано, дозвольте RМішок = RSdc і обчислюють вхідний опір з рівняння (72). Якщо вхідний опір недостатньо високий, може бути необхідно змінити розташування Q-точки.
If Rin вказано, необхідно обчислити RМішок з рівняння (72). У таких випадках RМішок відрізняється від RSdc, так ми обходимо частину RS з конденсатором.
Тепер звернемо увагу на схеми вхідного зміщення. Ми визначаємо VGG використовуючи рівняння,
(73)
Ніяка інверсія фази не виробляється в підсилювачі транзисторів FET і VGG зазвичай має таку ж полярність, що і напруга живлення.
Тепер, коли VGG Відомо, що ми визначаємо значення R1 та R2 від Thevenin еквівалента схеми зсуву
(74)
Існує, як правило, достатньо струму зливу в SF для розробки напруги протилежної полярності, необхідної для того, щоб компенсувати негативні напруги, необхідні для JFET. Отже, може бути використано нормальне зміщення поділу напруги.
Малюнок 44 - підсилювач компакт-дисків з частиною обходу RS
Тепер повернемося до проблеми визначення вхідного опору. Можна припустити, що частина RS обходиться, як на малюнку 44, що призводить до різних значень RМішок та RSdc. Ми використовуємо рівняння (71) для вирішення RSdc. Далі ми пускаємо RG дорівнює зазначеному значенню Rinі використовуйте Equation (72) для вирішення RМішок.
Якщо RМішок розраховані вище менше RSdc, конструкція досягається шляхом обходу RS2 з конденсатором. Пам'ятайте, що RМішок = RS1 та RSdc = RS1 + RS2. Якщо, з іншого боку, RМішок більше, ніж RSdc, Q-точка повинна бути переміщена в інше місце. Ми вибираємо меншу VDS таким чином, збільшується напруга RS1 + RS2, Що робить RSdc більше. Якщо VDS не можна зменшити достатньо, щоб зробити RSdc більший за RМішок, тоді підсилювач не може бути спроектований із заданим коефіцієнтом посилення струму, Rinі типу FET. Одна з цих трьох специфікацій повинна бути змінена, або другий етап підсилювача повинен використовуватися для забезпечення необхідного посилення.
10.3 Підсилювач SF Bootstrap
Тепер розглянемо варіацію підсилювача CD, відомого як SF (або CD) завантажувальний підсилювач FET. Ця схема є особливим випадком SF, що називається bootstrap ланцюга і ілюструється на малюнку 45.
Тут зміщення розвивається тільки через частину вихідного резистора. Це зменшує необхідність обходу конденсатора через частину вихідного резистора і, таким чином, досягає набагато більшого вхідного опору, ніж зазвичай може бути досягнуто. Ця конструкція дозволяє нам скористатися перевагами високих імпедансних характеристик FET без використання великого значення резистора затвора, RG.
Для оцінки роботи схеми використовується еквівалентна схема з рисунка 46
Малюнок 45 - послідовник джерела завантаження
Ми припускаємо, що iin достатньо мала, щоб наблизити струм в RS2 as i1. Вихідна напруга виявляється
(75)
де
(76)
Якщо припущення про iin не є дійсним, замінюється виразом
(77)
Рівняння КВЛ на вхідних виходах vin наступним чином:
(78)
Поточний, i1, знайдено з відносин поточного дільника,
(79)
Поєднує рівняння (79) і (78),
(80)
Друге рівняння для vin розвивається навколо петлі RG та RS2 як зазначено нижче.
(81)
Ми виключаємо vin шляхом встановлення рівняння (80), що дорівнює рівнянню (81), і вирішити для iin для отримання
(82)
Вхідний опір, Rin = vin/iin, знайдене діленням рівняння (81) на рівняння (82) з результатом,
(83)
RG є єдиним невідомим у цьому рівнянні, тому ми можемо вирішити, щоб отримати,
(84)
Посилення струму
(85)
Тепер можна використовувати рівняння, отримані раніше разом із спостереженням RS - RS2 = RS1 для того, щоб вирішити для поточного посилення.
(86)
Посилення напруги є
(87)
Зауважимо, що знаменник у рівнянні (84) більший за чисельник, що показує, що RG <(Rin-RS2). Це доводить, що великий вхідний опір може бути досягнутий без того ж порядку розміру, як RG.
