TINAdagi VHDL Simulyatsiyasi barcha versiyalarga kiritilgan

TINAdagi VHDL Simulyatsiyasi barcha versiyalarga kiritilgan

VHDL (VHSIC (Juda yuqori tezlikdagi integratsiya davrlari) Hardware Description Language) elektron dizaynerlar ishlab chiqarishdan oldin chiplari va tizimlarini tasvirlash va simulyatsiya qilish uchun ishlatiladigan IEEE standartidagi apparat ta'rifi tili.

7 va undan yuqori bo'lgan TINA versiyalari endi kuchli raqamli VHDL simulyatsiya vositasini o'z ichiga oladi. TINAdagi har qanday raqamli elektronlik VHDL kodini avtomatik ravishda o'zgartirishi va VHDL dizayni sifatida tahlil qilinishi mumkin. Bundan tashqari, siz VHDL-da mavjud bo'lgan keng turdagi apparatni tahlil qilishingiz va VHDL-da o'z raqamli komponentlaringizni va apparatingizni aniqlab olishingiz mumkin. VHDL ning katta afzalligi nafaqat IEEE standarti, balki FPGA va CPLD kabi dasturlashtiriladigan mantiqiy qurilmalarda ham avtomatik ravishda amalga oshirilishi mumkin.

Analiz / Tanlovlar menyusida Synthesizable kodni yaratish katakchasi tanlangan bo'lsa, TINA mos keluvchi UCF fayl bilan birgalikda synthesizable VHDL kodini ishlab chiqishi mumkin. Siz yaratgan VHD va UCF fayllarini T & M menyusida "VHD & UCF ​​faylini yaratish" buyrug'i bilan saqlashingiz mumkin. Ushbu fayllarni Xilinx bepul dasturiy ta'minot bilan tanishishingiz mumkin, loyihani amalga oshirishni ta'riflaydigan bit-stream faylini yaratib, uni Xilinx FPGA chiplariga o'rnatishingiz mumkin.

Misol: Quyidagi elektron - VHDL da belgilangan taymer.
Raqamli VHDL simulyatsiyasi, tasvir 1
Running Analysis / Digital VHDL simulyatsiyasi quyidagi diagrammada keltirilgan:
VHDL simulyatsiyasi, rasm 2
TINA-ning Counter-blokiga ikki marta bossangiz va "Ibratli kiriting" tugmachasini bosgan bo'lsangiz, hisoblagichni belgilaydigan VHDL kodini ko'rishingiz mumkin:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA'da siz VHDL kodini o'zgartirishingiz va darhol ta'sir ko'rishingiz mumkin.

Chiziqni o'zgartiring Pre_Q <= Pre_Q + 1; yuqoriga Pre_Q <= Pre_Q + 2; va dialogni yoping.

Keling, tahlil / Raqamli VHDL simülasyonu quyidagi diagramma beradi

Bundan tashqari, ushbu tumanni TINA da o'rganishingiz mumkin Interaktiv usul.