SystemVerilog simulyatsiyasi

Verilog A va AMS simulyatsiyasi

Jump to TINA Main Page & General Information

Verilog simulyatsiyasi
Verilog-A & AMS simulyatsiyasi
VHDL simulyatsiyasi
VHDL-AMS simulyatsiyasi
SystemC simulyatsiyasi

SystemVerilog - bu TINA tarkibiga kiritilgan Verilog apparat ta'rifi tilining kengaytmasi.
TINA'da SystemVerilog avtomatik ravishda SystemC ga tarjima qilinadi, u juda tez va optimallashtirilgan kodni ta'minlaydigan MS Visual Studio bilan kompilyatsiya qilinishi mumkin. TINA ning Examples\HDL\SystemVerilog jildida bir nechta sxema misollarini topishingiz mumkin.