10। FET एम्पलीफायर डिजाइन

FET एम्पलीफायर डिजाइन

अब हामी यस अध्यायमा पहिले FET एम्पलीफायरहरूको डिजाइनमा प्रस्तुत प्रस्तुत एफईटी एम्पलीफायर विश्लेषणको विस्तार खोज्छौं। हामी डिजाइन समस्यामा अज्ञातहरू परिभाषित गर्न प्रयास गर्नेछौं, र त्यसपछि यी अज्ञातहरूको लागि समाधानको लागि समीकरणहरू विकास गर्नुहोस्। धेरै इलेक्ट्रोनिक्स डिजाइनको रूपमा, समीकरणहरूको संख्या अज्ञातहरूको संख्या भन्दा कम हुनेछ। अतिरिक्त बाधाहरू निश्चित रूपमा कुल मिलाउने उद्देश्यहरू (उदाहरणका लागि, न्यूनतम लागत, परिमार्जनको कारण प्रदर्शनमा कम भिन्नता) पूरा गर्न स्थापना गरिएका छन्।

10.1 सीएस एम्पलीफायर

CS एम्पलीफायरको डिजाइन प्रक्रिया यो सेक्शनमा प्रस्तुत गरिएको छ। हामीले संगठित प्रक्रियामा JFET र घटाउने MOSFET एम्पलीफायर डिजाइन घटाउनेछौं। यो हुन सक्छ

एक धेरै नियमित प्रक्रियाको लागि डिजाइन कम गर्नुहोस्, तपाईंले आफैंलाई विश्वस्त गराउनु पर्दछ कि तपाईं प्रत्येक चरणको उत्पत्ति बुझ्नुहुन्छ किनकि धेरै भिन्नताहरू पछि आवश्यक पर्दछ। यदि तपाईंले CS एम्प्लीफायर डिजाइन गर्न के गर्नुभयो भने हामीले प्रस्तुत चरणहरूमा सोचविचार नगरी "प्लग इन" गर्नुपर्दछ भने, तपाईंले यस छलफलको सम्पूर्ण बिन्दु हराउनु भएको छ। एक ईन्जिनियरको रूपमा, तपाईं चीजहरू खोज्दै हुनुहुन्छ जुन हो छैन दिनचर्या। संगठित दृष्टिकोणको सिद्धान्तलाई कम गर्दै तपाईंले के गरिरहनुभएको छ। तपाईं सरल तरिकाले अरूलाई लागू गर्नुहुने छैन जुन पहिले नै तपाईंको लागि गरेको छ।

एम्प्लीफायरहरू लाभांश आवश्यकताहरू पूरा गर्न डिजाइन गरिएको हो मानौं कि इच्छित विनिर्देशहरू ट्रान्झिस्टरको दायरा भित्र छन्। आपूर्ति भोल्टेज, लोड प्रतिरोध, भोल्टेज लाभ र इनपुट प्रतिरोध (वा वर्तमान लाभ) सामान्यतया निर्दिष्ट गरिन्छ। डिजाइनरको काम भनेको प्रतिरोध मानहरू चयन गर्नु हो R₁, R₂, R_D, र R_S। तपाईँले प्रक्रियाको चरणहरूको पालना गर्दै चित्रा 40 लाई सन्दर्भ गर्नुहोस्। यो प्रक्रिया मानिन्छ कि एक उपकरण चयन गरिएको छ र यसको विशेषताहरु चिनिन्छ।

चित्रा 40 JFET सीएस एम्पलीफायर

पहिला, एफईटी विशेषता वक्रहरूको संतृप्ति क्षेत्रमा क्यू-बिन्दु चयन गर्नुहोस्। उदाहरणका लागि चित्रा 40 (बी) को कभरहरू हेर्नुहोस्। यसले पहिचान गर्दछ V_DSQ, V_GSQ, र I_DQ.

हामी अब उत्पादन पाश मा दुई प्रतिरोधी को लागि हल, R_S र R_D। त्यहाँ दुई अज्ञातहरू छन्, हामी दुई स्वतन्त्र समीकरणको आवश्यकता पर्दछौं। हामी लेखन गरेर सुरु गर्छौं dc KVL समीकरण drain-source loop को आसपास,

(58)

दुई प्रतिरोधकहरूको योगफलको लागि सुल्झाउ

(59)

(60)

प्रतिरोध, R_D, यो समीकरणमा मात्र अज्ञात छ। लागि समाधान गर्दै R_D एक द्विध्रुवीय समीकरणमा परिणाम दुई समाधान, एक नकारात्मक र एक सकारात्मक। यदि सकारात्मक समाधान परिणाममा R_D > K₁यसरी यसरी नकारात्मक असर पार्छ R_S, एक नयाँ क्यू बिन्दु चयन गर्नु पर्छ (यानी, डिजाइन पुन: सुरु गर्नुहोस्)। यदि सकारात्मक समाधान उपज हुन्छ R_D < K₁, हामी अगाडि बढ्न सक्छौं।

अब कि R_D थाहा छ, हामी को लागि समाधान R_S समीकरण (59) को प्रयोग, ड्रेन-देखि-स्रोत लूप समीकरण।

(61)

संग R_D र R_S ज्ञात, हामीले मात्र खोज्नु पर्छ R₁ र R₂.

हामी गेट-स्रोत लूपको लागि केवीएल समीकरण पुन: लेखेर सुरु गर्छौं।

(62)

भोल्टेज, V_GS, बाट विपरीत polarity छ V_DD। यसरी शब्द I_DQR_S भन्दा ठूलो हुनुपर्दछ V_GSQ परिमाणमा। अन्यथा, V_GG यसको विपरीत पोलिटिओ हुनेछ V_DD, जो समीकरण (62) अनुसार सम्भव छैन।

हामी अहिलेको लागि समाधान गर्दछौ R₁ र R₂ मानौं कि V_GG फेला पर्यो समान polarity as V_DD। यी अवरोधक मूल्यहरू को मूल्य फेला पार्न द्वारा चयन गरिन्छ R_G वर्तमान-लाभ समीकरणबाट वा इनपुट प्रतिरोधबाट। हामी को लागि हल R₁ र R₂.

(63)

मानौं कि समीकरण (62) परिणाममा V_GG त्यो छ विपरीत polarity of V_DD। यो समाधान गर्न सम्भव छैन R₁ र R₂। अगाडि बढ्न व्यावहारिक तरिका गरौं V_GG = 0 V. यस प्रकार, । देखि V_GG समीकरण (62) द्वारा निर्दिष्ट गरिएको छ, पहिले गणना गरिएको मान R_S अहिले परिमार्जन गर्न आवश्यक छ।

चित्रा 41 - सीएस एम्पलीफायर

चित्रा 41 मा, जहाँ एक संधारित्र को एक भाग बाईपास गर्न प्रयोग गरिन्छ R_S, हामी नयाँ मूल्य विकास गर्छौं R_S निम्नानुसार:

(64)

को मूल्य R_{एसडीसी} is R_S1 + R_S2 र को मूल्य R_Sac is R_S1.

अब त्यो नयाँ छ R_{एसडीसी}, हामीले डिजाइनमा धेरै अघिल्लो कदम दोहोर्याउनु पर्छ। हामी एक पटक फेरि निर्धारण गर्छौं R_D डेभ-से-स्रोत लूपको लागि केडीई प्रयोग गरी।

(65)

अब डिजाइन समस्या दुवै गणना गर्ने एक हो R_S1 र R_S2 सट्टा मात्र एक स्रोत अवरोध खोज्नुको सट्टा।

नयाँ मूल्यको साथ R_D of K₁ - R_{एसडीसी}, हामी समीकरण (60) को भोल्टेज लाभ अभिव्यक्तिमा जान्छौं R_Sac यसको लागी प्रयोग गरियो ac समीकरणको सट्टा R_S। डिजाइन प्रक्रियामा निम्न थप कदमहरू थपिनुपर्छ:

हामी खोज्छौं R_Sac (जो मात्र छ R_S1) भोल्टेज लाभ समीकरण देखि

(66)

R_Sac यो समीकरणमा मात्र अज्ञात छ। यसको लागि सुलझाएर हामी भेट्ट्यौं

(67)

मानौं अब R_Sac सकारात्मक छ, तर भन्दा कम पाइन्छ R_{एसडीसी}। यो देखि वांछनीय अवस्था हो

(68)

त्यसपछि हाम्रो डिजाइन पूरा छ र

(69)

मानौं कि R_Sac सकारात्मक छ तर अधिक भन्दा R_{एसडीसी}। एम्पलीफायर चयन गरिएको रूपमा वोल्टेज लाभ र क्यू बिन्दुसँग डिजाइन गर्न सकिँदैन। नयाँ क्यू-बिन्दु चयन गर्नुपर्छ। यदि भोल्टेज लाभ धेरै उच्च छ भने, यो कुनै पनि क्यू-बिन्दु संग डिजाइन प्रभाव पार्न सम्भव नहुन सक्छ। फरक ट्रांजिस्टरलाई आवश्यक पर्दछ वा दुई फरक चरणहरूको प्रयोग आवश्यक पर्दछ।

10.2 सीडी एम्पलीफायर

अब हामी सीडी JFET एम्पलीफायरको डिजाइन डिजाइन प्रस्तुत गर्दछौं। निम्न मात्रा निर्दिष्ट गरिएको छ: हालको लाभ, लोड प्रतिरोध, र V_DD। इनपुट प्रतिरोध वर्तमान लाभको सट्टा निर्दिष्ट गर्न सकिन्छ। चित्रा 39्की the of को सर्किटलाई सन्दर्भ गर्नुहोस् जब तपाईं निम्न प्रक्रियाहरूको अध्ययन गर्नुहुन्छ। फेरि हामी तपाईंलाई सम्झना गराउँछौं कि सिद्धान्तलाई चरणहरूको सेटमा कम गर्ने प्रक्रिया यस छलफलको महत्त्वपूर्ण अंश हो - वास्तविक चरणहरू होइन।

पहिले चित्र २० ("अध्याय:: जंक्शन क्षेत्र-प्रभाव ट्रान्झिस्टर (JFET)") को सहायताले FET विशेषता घुमाउरो बीचमा Q-point चयन गर्नुहोस्। यो चरणले निर्धारण गर्दछ V_DSQ, V_GSQ, I_DQ र g_m.

हामी लेखन गरेर स्रोतसँग जोडिएको अवरोधको लागि समाधान गर्न सक्नुहुन्छ dc DVL समीकरण drain-to-source loop को आसपास।

(70)

जसबाट हामीले भेट्ट्यौं dc को मूल्य R_S,

(71)

हामी अर्को भेट्ट्यौं ac प्रतिरोध को मूल्य, R_Sac, पुनरावर्ती वर्तमान लाभ समीकरण देखि, समीकरण (55)।

(72)

जहाँ R_G = R_in_.यदि इनपुट प्रतिरोध निर्दिष्ट गरिएको छैन भने, दिनुहोस् R_Sac = R_{एसडीसी} र समीकरण (72) बाट इनपुट प्रतिरोध गणना गर्नुहोस्। यदि आगत प्रतिरोध प्रतिरोध पर्याप्त छैन भने, यसले Q-बिन्दु स्थान परिवर्तन गर्न आवश्यक हुन सक्छ।

If R_in निर्दिष्ट गरिएको छ, यो गणना गर्न आवश्यक छ R_Sac समीकरण (72) बाट। यस्तो अवस्थामा, R_Sac फरक छ R_{एसडीसी}, त्यसैले हामी को भाग बाईपास R_S संधारित्र संग।

हामी अहिले हाम्रो पूर्वाग्रह सर्किटरीमा ध्यान केन्द्रित गर्दछौँ। हामी निर्धारण गर्छौं V_GG समीकरण प्रयोग गरेर,

(73)

कुनै चरण उलटन स्रोत स्रोत अनुयायी FET एम्पलीफायरमा र उत्पादन गरिएको छैन V_GG सामान्यतया एक आपूर्तिको वोल्टेजको रूपमा आपूर्ति भोल्टेज हो।

अब कि V_GG ज्ञात छ, हामी मूल्यहरुको निर्धारण गर्छौं R₁ र R₂ पूर्वाग्रह सर्किटरीको बराबर थिवेनिनबाट

(74)

सामान्यतया एसएएफमा पर्याप्त नाली हालको पोलिटी भोल्टेजको विकास गर्न आवश्यक छ जुन जेएफईटी गेटको आवश्यकता पर्ने नकारात्मक वोल्टेजहरू अफसेट गर्न आवश्यक छ। यसैले, सामान्य भोल्टेज विभाजन पूर्वाग्रह प्रयोग गर्न सकिन्छ।

चित्रा 44 - RS bypassed को भाग संग सीडी एम्पलीफायर

अब हामी इनपुट प्रतिरोध निर्दिष्ट गर्ने समस्यामा फर्किनेछौं। हामी त्यो भाग को मान्न सक्छौं R_S बाईपास गरिएको छ, जस्तै चित्रा 44 मा, जसको फरक मूल्यहरू लाग्दछन् R_Sac र R_{एसडीसी}। हामी समाधानका लागि समीकरण (71) को प्रयोग गर्दछौं R_{एसडीसी}। अर्को, हामी गरौं R_G निर्दिष्ट मानको बराबर R_in, र समाधान गर्न समीकरण (72) को प्रयोग गर्नुहोस् R_Sac.

यो भने R_Sac माथि गणना गरिएको भन्दा सानो छ R_{एसडीसी}, डिजाइन बाइपासपास द्वारा पूरा गरिएको छ R_S2 संधारित्र संग। त्यो सम्झनुहोस् R_Sac = R_S1 र R_{एसडीसी} = R_S1 + R_S2। यदि अर्कोतर्फ, R_Sac भन्दा ठूलो छ R_{एसडीसी}, क्यू बिन्दुलाई फरक स्थानमा सारिनुपर्दछ। हामी सानो छान्नुहोस् V_DS यसैले वृद्धि हुने भोल्टेजको कारणले भरिएको हुन सक्छ R_S1 + R_S2, जो बनाउँछ R_{एसडीसी} ठूलो। यदि V_DS बनाउनको लागि पर्याप्त कम गर्न सकिँदैन R_{एसडीसी} भन्दा ठूलो R_Sac, तब एम्पलीफायर दिएका हालको लाभ संग डिजाइन गर्न सकिदैन, R_in, र FET प्रकार। यी तीन निर्दिष्टीकरणहरू परिवर्तन हुनुपर्छ, वा दोस्रो एम्पलीफायर चरणलाई आवश्यक लाभ प्रदान गर्न प्रयोग गरिनुपर्दछ।

10.3 एसएफ बूटस्ट्रैप एम्पलीफायर

हामी अब सीडी एम्पलीफायरको भिन्नता जाँच गर्छौं एसएफ (वा सीडी) बूटस्ट्रैप FET एम्पलीफायर। यो सर्किट एस एफ को एक विशेष मामला हो भनिन्छ बुटस्ट्रैप सर्किट र चित्रा 45 मा चित्रण गरिएको छ।

यहाँ पूर्वाग्रह केवल स्रोत अवरोध को एक भाग मा विकसित गरिएको छ। यसले स्रोत अवरोधको भागमा संधारित्र बाईपासको आवश्यकतालाई घटाउँछ र सामान्यतया सामान्यतया प्राप्त गर्न भन्दा धेरै ठूलो इनपुट प्रतिरोध प्राप्त गर्दछ। यो डिजाइनले हामीलाई फाट अवरोध को उच्च मूल्य को बिना उच्च प्रतिबाधा विशेषताओं को लाभ लिन को लागि अनुमति दि्छ अनुमति दि्छ, R_G.

चित्रा 46 को समकक्ष सर्किट सर्किट संचालन को मूल्यांकन गर्न को लागी प्रयोग गरिन्छ

चित्रा 45 - स्रोत अनुयायी बूटस्ट्रैप गर्नुहोस्

हामी यो मान्छौं i_in वर्तमान मा अनुमानित अनुमानित सानो छ R_S2 as i₁। त्यसपछि भोल्टेज उत्पादन पाइन्छ

(75)

जहाँ

(76)

यदि धारणा बारे i_in मान्य छैन, अभिव्यक्ति द्वारा बदलिएको छ

(77)

आगत उत्पादनमा KVL समीकरण v_in निम्नानुसार:

(78)

वर्तमान, i₁, वर्तमान विभागीय सम्बन्धबाट भेटिएको छ,

(79)

संयोजन समीकरण (79) र (78) उपज,

(80)

को लागि एक दोस्रो समीकरण v_in लुपको वरिपरि विकसित हुदै छ R_G र R_S2 निम्नानुसार।

(81)

हामी समाप्त गर्छौं v_in समीकरण (80) को समीकरण (81) को बराबर र समाधानका लागि समाधान गर्नुहोस् i_in प्राप्त गर्न

(82)

इनपुट प्रतिरोध, R_in = v_in/i_in, समीकरण (81) द्वारा विभाजित समीकरण (82) द्वारा भेट्टाइएको छ,

(83)

R_G यो समीकरणमा मात्र अज्ञात छ, त्यसैले हामी प्राप्त गर्न समाधान गर्न सक्छौं,

(84)

हालको लाभ हो

(85)

हामी अब अवलोकन संग साथ पहिले प्राप्त व्युत्पन्न को उपयोग गर्न सक्छन् R_S- R_S2= R_S1 हालको लाभको लागि समाधान गर्न।

(86)

भोल्टेज लाभ हो

(87)

ध्यान दिनुहोस् कि समीकरणमा समीकरण (84) संख्यात्मक भन्दा ठूलो छ, यसैले त्यो देखाउँछ R_G<(R_in-R_S2)। यसले साबित गर्दछ कि ठूलो इनपुट प्रतिरोध प्रतिरोध आकारको समान क्रम बिना प्राप्त गर्न सकिन्छ R_G.

PREVIOUS- 9। FET एम्पलीफायर विश्लेषण

NEXT-11। अन्य यन्त्रहरू