Simulasi SystemVerilog

Verilog A dan Simulasi AMS

Jump to TINA Main Page & General Information

Simulasi Verilog
Verilog-A & AMS Simulation
Simulasi VHDL
Simulasi VHDL-AMS
Simulasi SystemC

SystemVerilog adalah perpanjangan dari bahasa deskripsi perangkat keras Verilog, juga termasuk dalam TINA.
Di TINA SystemVerilog secara otomatis diterjemahkan ke SystemC yang dapat dikompilasi dengan MS Visual Studio yang menyediakan kode yang sangat cepat dan dioptimalkan. Anda dapat menemukan beberapa contoh rangkaian di folder Contoh\HDL\SystemVerilog dari TINA.