Jump to TINA Main Page & General Information 

• Verilog модельдеу
• Verilog-A & AMS модельдеу
• VHDL модельдеу
• VHDL-AMS симуляциясы
• SystemC симуляциясы

SystemVerilog — TINA құрамына кіретін Verilog аппараттық құралды сипаттау тілінің кеңейтімі.
TINA жүйесінде SystemVerilog өте жылдам және оңтайландырылған кодты қамтамасыз ететін MS Visual Studio бағдарламасымен құрастырылуы мүмкін SystemC тіліне автоматты түрде аударылады. Бірнеше схема мысалдарын TINA жүйесінің Examples\HDL\SystemVerilog қалтасынан таба аласыз.

SystemVerilog мысалы: