HDL Debugger: VHDL ir Verilog kodų derinimas

Derinant HDL programas ypač sunku, nes šiomis kalbomis vyksta lygiagretūs procesai.

Puikus TINA bruožas yra tai, kad HDL debugger yra integruotas.

Vykdyti VHDL ir Verilog kodų pareiškimą pagal pareiškimą (žingsnis)
Vykdykite subprogramas kaip vieną pareiškimą (žingsnis per)
Pridėkite taškų (perjungti pertraukos tašką), važiuokite nuolat (Start) ir sustabdykite taškus.
Į skirtuką Laikrodžiai įdėkite kintamuosius, signalus ir kitus objektus ir peržiūrėkite jų vertę derinant.
Žiūrėkite visus lūžio taškus ir objektus pagal skirtuką „Taškų taškai“ ir „Lokaliai“, esančius HDL derinimo lango apačioje.