• Peršokti į TINA pagrindinį puslapį ir bendrą informaciją 

• VHDL modeliavimas
• Verilog modeliavimas
• „Verilog-A“ ir AMS modeliavimas
• „SystemVerilog“ modeliavimas
• SystemC modeliavimas

VHDL-AMS yra VHDL aparatinės įrangos aprašymo kalbos, taip pat įtrauktos į TINA, plėtinys. Tai įeina Analog ir Mixed-Signal plėtiniai (AMS) į grynai skaitmeninę VHDL kalbą, kad būtų galima imituoti analogines ir mišrių signalų sistemas. Keletą grandinių pavyzdžių galite rasti TINA aplanke Pavyzdžiai\HDL\VHDL-AMS.

VHDL-AMS pavyzdys: