Jump to TINA Main Page & General Information 

• Verilog modeliavimas
• „Verilog-A“ ir AMS modeliavimas
• VHDL modeliavimas
• VHDL-AMS modeliavimas
• SystemC modeliavimas

„SystemVerilog“ yra „Verilog“ aparatinės įrangos aprašymo kalbos plėtinys, taip pat įtrauktas į TINA.
TINA sistemoje „SystemVerilog“ automatiškai išverčiamas į „SystemC“, kurį galima sudaryti naudojant „MS Visual Studio“, suteikiantį labai greitą ir optimizuotą kodą. Keletą grandinių pavyzdžių galite rasti TINA aplanke Pavyzdžiai\HDL\SystemVerilog.

SystemVerilog pavyzdys: