10. Дизајн на FET засилувач
CURRENT – 10. Дизајн на FET засилувач
ПРЕТХОДНА- 9. Анализа на засилувач FET
Дизајн на FET засилувач
Сега го истражуваме проширувањето на анализата на FET засилувачот претставено претходно во ова поглавје до дизајнот на FET засилувачите. Ќе се обидеме да ги дефинираме непознатите во дизајнерскиот проблем, а потоа да развиеме равенки за решавање на овие непознати. Како и во повеќето дизајни на електроника, бројот на равенки ќе биде помал од бројот на непознати. Дополнителните ограничувања се воспоставени за да се исполнат одредени севкупни цели (на пример, минимална цена, помала варијација во перформансите поради промените на параметрите).
10.1 CS засилувач
Процедурата за дизајнирање на CS засилувач е претставена во овој дел. Ќе ги намалиме JFET и дизајнот на засилувачот MOSFET со исцрпување на организирана процедура. Иако ова може да изгледа
сведете го дизајнот на многу рутински процес, мора да се убедите себеси дека го разбирате потеклото на секој чекор бидејќи последователно може да бидат потребни неколку варијации. Ако сè што правите за да дизајнирате CS засилувач е непромислено „приклучување“ на чекорите што ги презентираме, вие ја пропуштате целата поента на оваа дискусија. Како инженер, барате да правите работи што се не рутина. Сведувајќи ја теоријата на организиран пристап е она што ќе го правите. Вие нема едноставно да ги примените пристапите што другите веќе ги направиле за вас.
Засилувачите се дизајнирани да ги задоволат барањата за засилување под претпоставка дека саканите спецификации се во опсегот на транзисторот. Напонот на напојување, отпорот на оптоварување, засилување на напонот и влезниот отпор (или струјното засилување) обично се специфицирани. Задачата на дизајнерот е да ги избере вредностите на отпорот R1, R2, RD, и RS. Погледнете на Слика 40 додека ги следите чекорите во постапката. Оваа постапка претпоставува дека е избран уред и дека неговите карактеристики се познати.
Слика 40 JFET CS засилувач
Прво, изберете Q-точка во регионот на заситеност на карактеристичните криви на FET. Видете ги кривите на Слика 40(б) за пример. Ова идентификува VDSQ, VGSQ, и IDQ.
Сега ги решаваме двата отпорници во излезната јамка, RS RD. Бидејќи има две непознати, потребни ни се две независни равенки. Започнуваме со пишување на dc KVL равенка околу јамката на одводниот извор,
(58)
Решавањето за збирот на двата отпорници дава
(59)
(60)
Отпорот, RD, е единствената непозната во оваа равенка. Решавање за RD резултира со квадратна равенка со две решенија, едно негативно и едно позитивно. Доколку позитивното решение резултира со RD > K1, со што се подразбира негативно RS, мора да се избере нова Q-точка (т.е. рестартирајте го дизајнот). Доколку позитивното решение даде RD < K1, можеме да продолжиме.
сега, кога RD се знае, решаваме за RS користејќи ја равенката (59), равенката на јамката од одвод до извор.
(61)
со RD RS познато, треба само да најдеме R1 R2.
Започнуваме со препишување на KVL равенката за јамката на изворот на портата.
(62)
На напонот, VGS, е со спротивен поларитет од VDD. Така терминот IDQRS мора да биде поголема од VGSQ во големина. Во спротивно, VGG ќе има спротивен поларитет од VDD, што не е можно според Равенката (62).
Сега решаваме за R1 R2 под претпоставка дека на VGG пронајден го има ист поларитет as VDD. Овие вредности на отпорниците се избираат со наоѓање на вредноста на RG од равенката за засилување струја или од влезниот отпор. Решаваме за R1 R2.
(63)
Да претпоставиме дека равенката (62) резултира со a VGG дека има спротивниот поларитет of VDD. Не е можно да се реши за R1 R2. Практичниот начин да продолжите е да дозволите VGG = 0 V. Така, 
. Од VGG е специфицирана со Равенката (62) , претходно пресметаната вредност на RS сега треба да се измени.
Слика 41 – CS засилувач
На слика 41, каде што се користи кондензатор за заобиколување на дел од RS, ја развиваме новата вредност на RS како што следува:
(64)
Вредноста на RСДЦ is RS1 + RS2 и вредноста на RSAC is RS1.
Сега кога имаме нов RСДЦ, мора да повториме неколку претходни чекори во дизајнот. Уште еднаш утврдуваме RD користејќи KVL за јамката од одвод до извор.
(65)
Дизајнерскиот проблем сега станува еден од пресметувањето на двете RS1 RS2 наместо да се најде само еден изворен отпорник.
Со нова вредност за RD of K1 - Р.СДЦ, одиме до изразот на засилување на напонот на Равенката (60) со RSAC се користи за ова ac равенка наместо RS. Следниве дополнителни чекори мора да се додадат во процедурата за дизајнирање:
Ние најдовме RSAC (што е едноставно RS1) од равенката на засилување на напонот
(66)
RSAC е единствената непозната во оваа равенка. Решавајќи за ова, наоѓаме
(67)
Да претпоставиме дека сега RSAC се покажа дека е позитивен, но помалку од RСДЦ. Ова е посакуваниот услов бидејќи
(68)
Тогаш нашиот дизајн е завршен и
(69)
Да претпоставиме дека RSAC е утврдено дека е позитивно, но поголема од RСДЦ. Засилувачот не може да се дизајнира со зголемување на напонот и Q-точка како што е избрано. Мора да се избере нова Q-точка. Ако засилувањето на напонот е превисоко, можеби нема да биде возможно да се изврши дизајнот со која било Q-точка. Можеби е потребен различен транзистор или може да биде потребна употреба на две одделни фази.
10.2 Засилувач на ЦД
Сега ја претставуваме процедурата за дизајнирање за засилувачот CD JFET. Наведени се следните количини: засилување на струјата, отпорност на оптоварување и VDD. Може да се назначи влезниот отпор наместо тековното засилување. Погледнете го колото на Слика 39 додека ја проучувате следната постапка. Уште еднаш, ве потсетуваме дека процесот на сведување на теоријата на збир на чекори е важен дел од оваа дискусија – а не вистинските чекори.
Прво изберете Q-точка во центарот на карактеристичните криви на FET со помош на Слика 20 („Поглавје 3: Транзистор со ефект на поле на спојување (JFET)“). Овој чекор одредува VDSQ, VGSQ, IDQ gm.
Можеме да го решиме отпорникот поврзан со изворот со запишување на dc KVL равенка околу јамката од одвод до извор.
(70)
од кои го наоѓаме dc вредноста на RS,
(71)
Следно го наоѓаме ac вредност на отпорот, RSAC, од равенката за преуредено засилување на струјата, Равенка (55).
(72)
каде RG = Rin. Ако влезниот отпор не е наведен, нека RSAC = RСДЦ и пресметајте го влезниот отпор од Равенката (72) . Ако влезниот отпор не е доволно висок, можеби ќе биде неопходно да се смени локацијата на Q-точката.
If Rin е наведено, потребно е да се пресмета RSAC од равенката (72). Во такви случаи, RSAC е различен од RСДЦ, па заобиколуваме дел од RS со кондензатор.
Сега го насочуваме нашето внимание на колото на влезната пристрасност. Ние одредуваме VGG користејќи ја равенката,
(73)
Не се произведува фазна инверзија во FET засилувач со следење на изворот и VGG вообичаено е со ист поларитет како и напонот за напојување.
сега, кога VGG се знае, ги одредуваме вредностите на R1 R2 од Тевенинскиот еквивалент на колото на пристрасност
(74)
Вообичаено има доволно одводна струја во SF за да се развие напонот на спротивен поларитет кој е потребен за да се компензира негативните напони потребни од портата JFET. Затоа, може да се користи нормално пристрасување на поделбата на напонот.
Слика 44 – ЦД засилувач со дел од RS заобиколен
Сега се враќаме на проблемот со одредување на влезниот отпор. Можеме да претпоставиме дека дел од RS се заобиколува, како на слика 44, што доведува до различни вредности на RSAC RСДЦ. Ја користиме равенката (71) за да го решиме RСДЦ. Следно, дозволуваме RG еднаква на одредената вредност на Rin, и користете ја равенката (72) за да го решите RSAC.
Ако RSAC пресметано погоре е помало од RСДЦ, дизајнот се остварува со заобиколување RS2 со кондензатор. Се сеќавам дека RSAC = RS1 RСДЦ = RS1 + RS2. Ако од друга страна, RSAC е поголем од RСДЦ, Q-точката мора да се премести на друга локација. Избираме помала VDS со што се предизвикува пад на зголемен напон RS1 + RS2, Што го прави RСДЦ поголема. Ако VDS не може да се намали доволно за да се направи RСДЦ поголем од RSAC, тогаш засилувачот не може да се дизајнира со даденото засилување на струјата, Rin, и тип FET. Една од овие три спецификации мора да се смени или мора да се користи втор степен на засилувач за да се обезбеди потребното засилување.
10.3 SF засилувач за подигање
Сега испитуваме варијација на ЦД-засилувачот позната како SF (или CD) FET засилувач за подигање. Ова коло е посебен случај на SF наречен коло за подигање и е илустрирано на слика 45.
Овде пристрасноста е развиена само на дел од изворниот отпорник. Ова ја намалува потребата за бајпас на кондензаторот преку дел од изворниот отпорник и на тој начин се постигнува многу поголем влезен отпор отколку што вообичаено може да се постигне. Овој дизајн ни овозможува да ги искористиме карактеристиките на висока импеданса на FET без користење на висока вредност на отпорник на портата, RG.
Еквивалентното коло од Слика 46 се користи за да се оцени работата на колото
Слика 45 – Следбеник на изворот на Bootstrap
Претпоставуваме дека iin е доволно мал за да ја приближи струјата во RS2 as i1. Тогаш се открива дека излезниот напон е
(75)
каде
(76)
Доколку претпоставката за iin не е валиден, се заменува со изразот
(77)
KVL равенка на влезот дава vin како што следува:
(78)
Сегашното, i1, се наоѓа од врската струја-делител,
(79)
Комбинирањето на равенките (79) и (78) дава,
(80)
Втора равенка за vin се развива околу јамката низ RG RS2 како што следи.
(81)
Ние елиминираме vin со поставување на равенката (80) еднаква на равенката (81) и реши за iin да се добие
(82)
Влезниот отпор, Rin = vin/iin, се наоѓа со делење на равенката (81) со равенката (82) со резултатот,
(83)
RG е единствената непозната во оваа равенка, така што можеме да решиме за да добиеме,
(84)
Тековната добивка е
(85)
Сега можеме да ги користиме равенките добиени порано заедно со набљудувањето дека RS - RS2 = RS1 со цел да се реши за тековната добивка.
(86)
Добивката на напонот е
(87)
Забележете дека именителот во равенката (84) е поголем од броителот, со што се покажува дека RG <(Rin-RS2). Ова докажува дека може да се постигне голем влезен отпор без да се има ист редослед на големина како RG.
