Jump to TINA Main Page & General Information 

• Симулација на Verilog
• Симулација на Verilog-A & AMS
• VHDL симулација
• VHDL-AMS симулација
• Симулација на SystemC

SystemVerilog е продолжување на јазикот за опис на хардверот Verilog, исто така вклучен во TINA.
Во TINA SystemVerilog автоматски се преведува на SystemC што може да се компајлира со MS Visual Studio обезбедувајќи многу брз и оптимизиран код. Можете да најдете неколку примери на кола во папката Examples\HDL\SystemVerilog на TINA.

Пример SystemVerilog: