10. FET anplifikadorearen diseinua
GAUR EGUNGO - 10. FET anplifikadorearen diseinua
AURREKOA- EZAZU. FET anplifikadorearen analisia
FET anplifikadorearen diseinua
Atal honetan FET anplifikadoreak diseinatutako FET anplifikadorearen analisiaren luzapena aztertzen dugu orain. Diseinuaren arazoan ezezagunak definitzen saiatuko gara eta, ondoren, ezezagunei konpontzeko ekuazioak garatuko ditugu. Elektronika diseinu gehienetan bezala, ekuazioen kopurua ezezagunen kopurua baino txikiagoa izango da. Helburu orokor batzuk betetzeko muga gehigarriak ezartzen dira (adibidez, gutxieneko kostua, errendimenduaren aldaketa txikiagoa parametroen aldaketen ondorioz).
10.1 CS anplifikadorea
CS anplifikadorearen diseinu prozedura atal honetan aurkezten da. JFET eta agortzea MOSFET anplifikadorearen diseinua prozedura antolatu batera murriztuko dugu. Hau ager daitekeen bitartean
diseinua oso ohiko prozesura murriztu, zeure burua konbentzitu behar duzu urrats bakoitzaren jatorria ulertzen duzula ulertzen duzula, gero aldakuntza batzuk eska baitaitezke. CS anplifikadorea diseinatzeko egiten duzun guztia aurkezten ditugun urratsetara pentsatu gabe "konektatzea" bada, eztabaida honen puntu osoa galduko duzu. Ingeniari gisa, diren gauzak egin nahi dituzu ez errutina. Teoria murriztea antolatutako ikuspegi batera eramango duzu. Ez duzu soilik aplikatu beste planteamendu batzuk zuretzat.
Anplifikadoreak irabazien eskakizunak betetzeko diseinatuta daude, nahi diren zehaztapenak transistorearen barrutian daudela suposatuz. Hornidura tentsioa, kargaren erresistentzia, tentsio irabazia eta sarrerako erresistentzia (edo korronte irabazia) zehaztu ohi dira. Diseinatzailearen lana erresistentzia balioak hautatzea da R1, R2, RD, eta RS. Ikus 40 irudia prozedurako urratsak jarraituz. Prozedura honek gailu bat hautatu du eta bere ezaugarriak ezagutzen dituela suposatzen du.
40 JFET CS anplifikadorearen irudia
Lehenik eta behin, hautatu Q-puntu bat FET ezaugarri kurba saturazio eskualdean. 40 (b) irudiaren kurba ikusi adibide batentzat. Honek identifikatzen du VDSQ, VGSQ, eta IDQ.
Irteerako begiztako bi erresistentzako konpondu dugu. RS RD. Bi ezezagunak badira, bi ekuazio independente behar ditugu. Idazten hasiko dugu dc KVL ekuazioa drainatze-iturriaren inguruan
(58)
Bi erresistentziaren batuketaren ebazpena lortzen da
(59)
(60)
Erresistentzia, RD, Ekuazio honetan ezezaguna da. Ebazpena RD bi soluzio, bat negatiboa eta bestea positiboa, ekuazio laukotikoa lortzen du. Irtenbide positiboa sortzen bada RD > K1, beraz, negatibo bat dakar RS, Q-puntu berri bat hautatu behar da (hau da, diseinua berrabiarazi). Irtenbide positiboak ematen baditu RD < K1, jarraitu dezakegu.
Orain dela RD ezaguna da, konpondu egiten dugu RS Ekuazioa erabiliz (59), ihesa-iturburua begizta begizta.
(61)
With RD RS ezagunak, bakarrik aurkitu behar ditugu R1 R2.
KVL ekuazioa berreraikitzen dugu ate-iturburuen begietarako.
(62)
Tentsioa, VGS, kontrakoa da VDD. Hala, terminoa IDQRS hau baino handiagoa da izan behar da VGSQ magnitudean. Bestela, VGG kontrako polaritatea izango du VDD, hau ezinezkoa da Ekuazioaren arabera (62).
Orain konpontzen dugu R1 R2 suposatuz VGG aurkitu dauka polaritate bera as VDD. Erresistentziaren balioak hauek aukeratu behar dira: RG uneko irabazia ekuazioa edo sarrera erresistentziaren arabera. Ebazten dugu R1 R2.
(63)
Demagun orain ekuazioa (62) emaitza gisa VGG hori dauka kontrako polaritate of VDD. Ezin da konpondu R1 R2. Aurrera egiteko modu praktikoa uztea da VGG = 0 V. Horrela, 
. geroztik VGG Ekuazioa (62) bidez zehazten da, aurreko kalkulatutako balioa RS orain aldatu egin behar da.
41 - CS anplifikadorearen irudia
41 irudian, non kondentsadore bat zati bat saihesteko erabiltzen den RS, balio berri berria garatzen dugu RS honako hauek dira:
(64)
Balioaren balioa RSDC is RS1 + RS2 eta balioa RSac is RS1.
Orain berria dela RSDC, aurreko zenbait urrats egin behar ditugu diseinuan. Berriro ere zehazten dugu RD KVL erabiltzea ihesa-iturriaren begietarako.
(65)
Diseinuaren arazoa biak kalkulatzeko orain bihurtzen da RS1 RS2 iturri bakarreko erresistentzia bat aurkitu beharrean.
Balio berriarekin RD of K1 - RSDC, ekuazioaren (60) tentsioaren adierazpenera joango gara RSac horretarako erabiltzen da ac ekuazioa baino RS. Diseinu-prozedura hurrengo urrats gehigarriak gehitu behar dira:
Aurkitzen dugu RSac (hau da, besterik gabe RS1) Tentsioko hazkunde ekuazioan
(66)
RSac Ekuazio honetan ezezaguna da. Hori lortzeko, aurkitzen dugu
(67)
Demagun orain hori RSac positiboa dela, baina txikiagoa da RSDC. Hau da desiragarria den egoera geroztik
(68)
Ondoren, gure diseinua osoa eta
(69)
Demagun hori RSac positiboa da baina handiagoa baino RSDC. Amplifikadorea ezin da diseinatu tentsioko abiadura eta Q-puntua aukeratuta. Q-puntu berri bat hautatu behar da. Tentsioko abiadura handiegia bada, agian ezingo da diseinua edozein Q-puntu erabiliz egitea. Transistore desberdinak behar izan daitezke edo bi fase ezberdin erabiltzea beharrezkoa da.
10.2 CDaren anplifikadorea
CD JFET anplifikadorearen diseinu prozedura aurkezten dugu. Honako kantitate hauek zehazten dira: uneko irabazia, karga-erresistentzia eta VDD. Sarrerako erresistentzia uneko irabaziaren ordez zehaztu daiteke. Erreparatu 39. irudiko zirkuituari hurrengo prozedura aztertzen duzun bitartean. Berriro ere, gogorarazten dizugu teoria urrats batzuetara murrizteko prozesua dela eztabaidaren zati garrantzitsua, ez benetako urratsak.
Lehenik eta behin, hautatu Q puntu bat FET ezaugarri kurben erdian 20. irudiaren laguntzarekin ("3. kapitulua: Junction field-effect transistor (JFET)"). Urrats honek zehazten du VDSQ, VGSQ, IDQ gm.
Iturriarekin konektatutako erresistentzia konpon dezakegu dc KVL ekuazioa drainatzetik iturburuko begiztan.
(70)
bertatik aurkituko dugu dc balio RS,
(71)
Hurrengoa aurkituko dugu ac erresistentziaren balioa, RSac, Egungo gainazal berrantolatutako ekuazioaren bidez, Ekuazioa (55).
(72)
non RG = Rin. Sarrerako erresistentzia zehazten ez bada, utzi RSac = RSDC eta kalkulatu sarrerako erresistentzia ekuazioa (72). Sarrerako erresistentzia nahikoa ez bada, Q puntuko kokapena aldatu beharko litzateke.
If Rin zehazten da, beharrezkoa da kalkulatzea RSac Ekuazioa (72). Kasu horietan, RSac desberdina da RSDC, beraz, zati bat igarotzen dugu RS kondentsadore batekin.
Orain, arreta jartzen dugu sarrerako biasa zirkuituari. Zehaztu dugu VGG ekuazioa erabiliz,
(73)
FET inbertsiorik ez da sortzen jarraitzen duen FET anplifikadorean eta VGG Normalean hornidura tentsioaren polaritate berdina da.
Orain dela VGG ezaguna da, balioak zehazten ditugu R1 R2 alborapeneko zirkuituaren Thevenin baliokidea
(74)
SF batetan nahikoa drainatze-korrontea izan ohi da JFET ateak eskatzen duen tentsio negatiboak konpentsatzeko beharrezko kontrako polaritatea garatzeko. Hori dela eta, normalean tentsio banaketa alborapena erabil daiteke.
44 irudia - CDaren anplifikadorea RS inguratuta
Sarrera erresistentzia zehazteko arazoa berriro itzultzen gara. Horren zati bat suposatuko dugu RS gainidazten da, 44 irudian bezala, eta horrek balio desberdinak dakartza RSac RSDC. Ekuazioa (71) erabiltzen dugu konpontzeko RSDC. Ondoren, utzi dugu RG berdina zehaztutako balio berdina Rin, eta erabili Ekuazioa (72) konpontzeko RSac.
Bada RSac kalkulatutakoan baino txikiagoa da RSDCdiseinua gainditu egiten da RS2 kondentsadore batekin. Gogoratu RSac = RS1 RSDC = RS1 + RS2. Bestalde, RSac baino handiagoa da RSDC, Q-puntua beste kokapen batera mugitu behar da. Txikiagoa aukeratu dugu VDS horrela, tentsio handiagoa jaitsi daiteke RS1 + RS2, Eta horrek RSDC handiago. bada VDS ezin da nahikoa murriztu egin RSDC baino handiagoa RSac, orduan anplifikadorea ezin da emandako korronte irabaziarekin diseinatu, Rin, eta FET mota. Hiru zehaztapen hauetako bat aldatu egin behar da, edo bigarren anplifikadorearen fasea beharrezkoa izan behar da irabazteko.
10.3 SF Bootstrap anplifikadorea
Orain CDaren amplificadorearen aldakuntza aztertzen dugu SF (edo CD) bootstrap FET anplifikadorea. Zirkuitu honek SF izeneko kasu berezia da abioko zirkuitua eta 45 irudian erakusten da.
Hemen, alborapena erresistentziaren zati bat baino ez da garatzen. Honek kondentsadoreen aldaketaren beharra aldatu egiten du iturburuko erresistentziaren zatian eta horrela normalean lortzen den sarreraren erresistentzia askoz ere handiagoa lortzen du. Diseinu honek FETaren inpedantzia handiko ezaugarriak aprobetxatu ahal izateko aukera ematen digu atearen erresistentziaren balio handirik gabe. RG.
46 irudiko zirkuitu baliokidea zirkuituaren funtzionamendua ebaluatzeko erabiltzen da
45 irudia - Bootstrap iturri jarraitzailea
Hori suposatuko dugu iin egungoa gutxi gorabeherako gutxi gorabehera RS2 as i1. Irteerako tentsioa honakoa da
(75)
non
(76)
Aurreikuspenari buruz iin ez du balio, esapideak ordezkatzen du
(77)
KVL ekuazioa sarrerako errendimenduetan vin honako hauek dira:
(78)
Unekoa, i1, uneko-banatzailearen arteko harremana aurkitzen da,
(79)
Ekuazioak konbinatzen (79) eta (78) errendimenduak,
(80)
Bigarren ekuazioa vin begizta inguruan garatzen da RG RS2 horrela.
(81)
Ezabatzen dugu vin Ekuazioa (80) ekuazioaren (81) berdina ezarriz eta konpondu iin lortu
(82)
Sarrera erresistentzia, Rin = vin/iin, ondorioz lortutako ekuazioa (81) zatitzeko ekuazioa (82) zatituz
(83)
RG ekuazio honetan ezezaguna den bakarra da, beraz, konpondu ahal izango dugu lortzeko,
(84)
Uneko irabazia da
(85)
Orain, lehenago lortutako ekuazioak erabili ditzakegu RS - RS2 = RS1 uneko irabazia konpontzeko.
(86)
Tentsioaren abiadura da
(87)
Kontuan izan Ekuazioaren izendatzailea (84) zenbakitzailea baino handiagoa dela, eta horrela erakusten du RG <(Rin-RS2). Horrek frogatzen du sarrera erresistentzia handia lor daitekeen tamaina ordena bera izan gabe RG.
