Digital Verilog Electronic Circuit Simulation

Digital Verilog Electronic Circuit Simulation

Jump to TINA Main Page & General Information 

TINA sisältää myös tehokkaan digitaalisen Verilog-simulaattorin. Verilogin etu verrattuna VHDL: ään, että sitä on helpompi oppia ja ymmärtää, mutta VHDL: ssä on enemmän ominaisuuksia.

TINA voi kääntää Verilog-mallit ja muut digitaaliset komponentit syntetisoitavaksi VHDL-koodiksi ja Xilinxin Webpack-ohjelmiston avulla voit luoda bittivirran tiedoston, joka kuvaa suunnittelun toteutusta ja lataa se sitten Xilinx FPGA-siruihin.

Seuraava piiri vertaa samaa täyden summaimen piiriä VHDL: llä ja Verilogilla.
Digitaalinen Verilog-simulointi, kuva 1

Kaavamainen osa on sama, vain makrojen koodit ovat erilaisia.

Voit kaksoisnapsauttaa VHDL- tai Verilog-makroja ja nähdä Enter Macro nähdäksesi täydelliset tiedot ja muokata koodia, jos haluat:

Olennaiset osat ovat hyvin samankaltaisia:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Jos suoritat digitaalisen ajoituksen analyysin Analyysivalikosta. Seuraava kaavio tulee näkyviin:

Näet, että molempien mallien lähtösignaalit ovat täsmälleen samat.