Digitaalinen VHDL-simulointi TINACloudin kanssa

VHDL (VHSIC (erittäin suurten nopeuksien integroidut piirit) Laitteiston kuvauskieli) on IEEE-standardin mukainen laitteiston kuvauskieli, jota elektroniset suunnittelijat käyttävät kuvaamaan ja simuloimaan niiden siruja ja järjestelmiä ennen valmistusta.

TINACloudissa on nyt tehokas digitaalinen VHDL-simulaattori. TINACloudissa oleva digitaalinen piiri voidaan muuntaa automaattisesti VHDL-koodiksi ja analysoida VHDL-mallina. Lisäksi voit analysoida VHDL: n monipuolisia laitteistoja ja määrittää omia digitaalisia komponentteja ja laitteita VHDL: ssä. VHDL: n suuri etu ei ole vain se, että se on IEEE-standardi, vaan myös se, joka voidaan toteuttaa automaattisesti ohjelmoitavissa logiikkalaitteissa, kuten FPGA: ssa ja CPLD: ssä.

TINACloud voi luoda syntetisoitavan VHDL-koodin yhdessä vastaavan UCF-tiedoston kanssa, jos Syntetisoitavan koodin luominen -valintaruutu on asetettu Analyysi / Asetukset -valikossa. Voit tallentaa luodut VHD- ja UCF-tiedostot T & M -valikossa ”Luo ​​VHD & UCF-tiedosto” -komennolla. Voit lukea nämä tiedostot Xilinxin ilmaisella apuohjelmalla, luoda bittivirran tiedoston, joka kuvaa suunnittelun toteutusta ja lataa se sitten Xilinx FPGA-siruihin.

Esimerkki: Seuraava piiri on laskuri, joka on määritelty VHDL: ssä.

Suorita simulointi verkossa TINACloudilla napsauttamalla kuvaa

Analyysin / digitaalisen VHDL-simulaation suorittaminen antaa seuraavan kaavion:

Digitaalinen VHDL-simulointi, kuva 3

Jos napsautat Counter-lohkoa ja HDL-rivillä painat… -näppäintä, näet VHDL-koodin, joka määrittelee laskurin

kirjasto ieee; käytä ieee.std_logic_1164.all; käytä ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-laskuri on portti (kello: std_logic; selkeä: std_logic; QA, QB, QC, QD: out std_logic); END-laskuri; -------------------------------------------------- - laskurin ARKITEKTUURI-visio on signaali Pre_Q: unsigned (3 alas 0); BEGIN - laskuriprosessin käyttäytymiskuvaus (kello, selkeä) alkaa, jos selvä = '1' ja sitten Pre_Q <= "0000"; elsif (kello = '1' ja kello '), sitten QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; loppu Jos; lopeta prosessi; END behv; 

TINA: ssa voit muuttaa VHDL-koodia ja nähdä vaikutuksen välittömästi.

Muuta linjaa Pre_Q <= Pre_Q + 1; edellä Pre_Q <= Pre_Q + 2; ja sulje valintaikkuna.

Nyt analyysi / digitaalinen VHDL-simulointi tuottaa seuraavan kaavion:

Digitaalinen vhdl-simulointi, kuva 4