Digitaalinen VHDL-simulointi TINACloudin kanssa

VHDL (VHSIC (erittäin suurten nopeuksien integroidut piirit) Laitteiston kuvauskieli) on IEEE-standardin mukainen laitteiston kuvauskieli, jota elektroniset suunnittelijat käyttävät kuvaamaan ja simuloimaan niiden siruja ja järjestelmiä ennen valmistusta.

TINACloud sisältää nyt tehokkaan digitaalisen VHDL-simulointimoottorin. Mikä tahansa TINACloudin digitaalinen piiri voidaan muuntaa VHDL-koodi automaattisesti ja analysoida VHDL-muotoiluna. Lisäksi voit analysoida VHDL: ssä saatavilla olevaa monenlaista laitteistoa ja määritellä omat digitaaliset komponentit ja laitteistot VHDL: ssä. VHDL: n suuri etu ei ole vain, että se on IEEE-standardi, vaan se voidaan myös toteuttaa automaattisesti ohjelmoitavissa logiikkalaitteissa, kuten FPGA ja CPLD.

TINACloud voi luoda syntetisoitavan VHDL-koodin vastaavan UCF-tiedoston kanssa, jos Luo syntetisoitava koodi -valintaruutu on asetettu Analyysi / Asetukset-valikossa. Voit tallentaa luodut VHD- ja UCF-tiedostot T & M-valikon Luo VHD- ja UCF-tiedosto -komennolla. Voit lukea nämä tiedostot Xilinxin ilmaisella Webpack-apuohjelmalla, luoda suunnittelun toteutusta kuvaavan bittivirtatiedoston ja ladata sen sitten Xilinx FPGA -piireihin.

Esimerkki: Seuraava piiri on laskuri, joka on määritelty VHDL: ssä.

Suorita simulointi verkossa TINACloudilla napsauttamalla kuvaa

Analyysin / digitaalisen VHDL-simulaation suorittaminen antaa seuraavan kaavion:

Jos napsautat Laskuri-lohkoa ja painat HDL-rivillä… -painiketta, näet VHDL-koodin, joka määrittää laskurin

kirjasto ieee; käytä ieee.std_logic_1164.all; käytä ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-laskuri on portti (kello: in std_logic; tyhjä: in std_logic; QA, QB, QC, QD: out std_logic); END-laskuri; -------------------------------------------------- - Laskurin arkkitehtuurikäyttäytyminen on signaali Pre_Q: allekirjoittamaton (3 alas 0); BEGIN - laskuriprosessin (kello, selkeä) käyttäytymisen kuvaus alkaa, jos clear = '1', sitten Pre_Q <= "0000"; elsif (kello = '1' ja kellotapahtuma), sitten QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; loppu Jos; lopeta prosessi; END behv; 

TINA: ssa voit muuttaa VHDL-koodia ja nähdä vaikutuksen välittömästi.

Muuta linjaa Pre_Q <= Pre_Q + 1; edellä Pre_Q <= Pre_Q + 2; ja sulje valintaikkuna.

Nyt analyysi / digitaalinen VHDL-simulointi tuottaa seuraavan kaavion: