• Siirry TINA-pääsivulle ja yleistietoihin 

• VHDL-simulointi
• Verilog Simulation
• Verilog-A & AMS-simulaatio
• SystemVerilog-simulaatio
• SystemC-simulaatio

VHDL-AMS on VHDL-laitteiston kuvauskielen laajennus, joka sisältyy myös TINAan. Se sisältää Analog ja Mixed-Signal-laajennukset (AMS) puhtaasti digitaaliseen VHDL-kieleen analogisten ja sekasignaalijärjestelmien simuloimiseksi. Löydät useita piiriesimerkkejä TINA:n Esimerkit\HDL\VHDL-AMS-kansiosta.

VHDL-AMS esimerkki: