SystemVerilog-simulaatio

Verilog A ja AMS Simulation

Jump to TINA Main Page & General Information

Verilog Simulation
Verilog-A & AMS-simulaatio
VHDL-simulointi
VHDL-AMS-simulaatio
SystemC-simulaatio

SystemVerilog on Verilog-laitteiston kuvauskielen laajennus, joka sisältyy myös TINAan.
TINAssa SystemVerilog käännetään automaattisesti SystemC:ksi, joka voidaan kääntää MS Visual Studiolla, joka tarjoaa erittäin nopean ja optimoidun koodin. Löydät useita piiriesimerkkejä TINA:n Esimerkit\HDL\SystemVerilog-kansiosta.