Jump to TINA Main Page & General Information 

• Verilog-simulatie
• Verilog-A & AMS-simulatie
• VHDL-simulatie
• VHDL-AMS-simulatie
• SystemC-simulatie

SystemVerilog is een uitbreiding van de Verilog-hardwarebeschrijvingstaal, ook opgenomen in TINA.
In TINA wordt SystemVerilog automatisch vertaald naar SystemC, dat kan worden gecompileerd met MS Visual Studio en een zeer snelle en geoptimaliseerde code oplevert. U kunt verschillende circuitvoorbeelden vinden in de map Voorbeelden\HDL\SystemVerilog van TINA.

SystemVerilog-voorbeeld: