VHDL simulatsioon TINA-s sisaldub kõigis versioonides

Hüppa TINA avalehele ja üldteavet

VHDL (VHSIC (väga suure kiirusega integraallülitused)) Riistvara kirjelduse keel) on IEEE-standardne riistvara kirjelduse keel, mida elektroonilised disainerid kasutavad nende kiipide ja süsteemide kirjeldamiseks ja simuleerimiseks enne valmistamist.

TINA versioonid 7 ja kõrgemad sisaldavad nüüd võimsat digitaalset VHDL simulatsiooni mootorit. Kõiki TINA digitaalskeeme saab VHDL-koodi automaatselt teisendada ja analüüsida VHDL-disainina. Lisaks saate analüüsida VHDL-i laialdast riistvara ja määrata oma digitaalsed komponendid ja riistvara VHDL-is. VHDL-i suur eelis on mitte ainult see, et see on IEEE standard, vaid ka see, mida saab automaatselt realiseerida programmeeritavates loogikaseadmetes, nagu FPGA-d ja CPLD-d.

TINA saab genereerida sünteesitava VHDL-koodi koos vastava UCF-failiga, kui menüüs Analüüs / Valikud on märgitud märkeruut Loo sünteesitav kood. Loodud VHD- ja UCF-failid saate salvestada menüü T&M käsuga „Create VHD & UCF File”. Neid faile saate lugeda Xilinxi tasuta utiliidiga Webpack, luua kujunduse rakendamist kirjeldav bitivoo fail ja seejärel laadida see üles Xilinx FPGA kiipidesse.

Näide: Järgmine ahel on VHDL-is defineeritud loendur.

Analüüsi / digitaalse VHDL simulatsiooni käivitamine annab järgmise diagrammi:

Kui topeltklõps TINA loenduril ja vajutate nuppu Enter Macro, näete loendurit defineerivat VHDL-koodi:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;