SystemVerilogi simulatsioon

Verilog A ja AMS simulatsioon

Jump to TINA Main Page & General Information

Verilog Simulation
Verilog-A ja AMS-i simulatsioon
VHDL simulatsioon
VHDL-AMS simulatsioon
SystemC simulatsioon

SystemVerilog on Verilogi riistvara kirjelduskeele laiendus, mis sisaldub ka TINAs.
TINA-s tõlgitakse SystemVerilog automaatselt süsteemiks SystemC, mida saab kompileerida MS Visual Studio abil, mis pakub väga kiiret ja optimeeritud koodi. TINA kaustast Näited\HDL\SystemVerilog leiate mitmeid vooluahela näiteid.