Թվային Verilog էլեկտրոնային Circuit մոդելավորում

Թվային Verilog էլեկտրոնային Circuit մոդելավորում

Jump to TINA Main Page & General Information 

TINA- ն ներառում է նաեւ հզոր թվային Verilog մոդելավորման շարժիչ: Verilog- ի առավելությունը VHDL- ի համեմատությունն է, որ ավելի հեշտ է սովորել եւ հասկանալ, սակայն VHDL- ում առկա են ավելի շատ առանձնահատկություններ:

TINA- ն կարող է թարգմանել Verilog մոդելները եւ այլ թվային բաղադրիչները synthesizable VHDL- ի կոդը եւ Xilinx- ի Webpack- ի ծրագրաշարը օգտագործելով, դուք կարող եք ստեղծել դիզայնի ներդրման նկարագրությունը եւ այն բեռնել Xilinx FPGA չիպսերին:

Հետեւյալ միացումն համեմատում է VHDL- ի եւ Verilog- ի օգտագործմամբ միեւնույն լիարժեք հոսանքի միացում:
Թվային Verilog մոդելավորում, պատկերը 1

Խմբագրված մասը նույնն է, միայն մակրոտնտեսական կոդերը տարբեր են:

Դուք կարող եք կրկնակի սեղմել VHDL- ը կամ Verilog մակրոները եւ սեղմեք Enter Մակրո `ամբողջական մանրամասները տեսնելու համար եւ կոդավորեք կոդը, եթե ցանկանում եք:

Հիմնական մասերը շատ նման են.

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Եթե ​​գործարկեք թվային ժամանակի վերլուծությունը վերլուծության ցանկից: Հետեւյալ դիագրամը կհայտնվի.

Դուք կարող եք տեսնել, որ երկու մոդելներից ելքային ազդանշաններն էլ նույնն են: