Jump to TINA Main Page & General Information 

• Verilog մոդելավորում
• Verilog-A & AMS մոդելավորում
• VHDL մոդելավորում
• VHDL-AMS մոդելավորում
• SystemC մոդելավորում

SystemVerilog-ը Verilog ապարատային նկարագրության լեզվի ընդլայնումն է, որը նույնպես ներառված է TINA-ում:
TINA-ում SystemVerilog-ը ավտոմատ կերպով թարգմանվում է SystemC-ի, որը կարող է կազմվել MS Visual Studio-ի հետ՝ տրամադրելով շատ արագ և օպտիմիզացված կոդ: Դուք կարող եք գտնել մի քանի շղթայի օրինակներ TINA-ի Examples\HDL\SystemVerilog պանակում:

SystemVerilog օրինակ.