VHDL simulācija TINA iekļauta visās versijās

Pāriet uz TINA galveno lapu un vispārīgu informāciju

VHDL (VHSIC (ļoti liela ātruma integrētās shēmas) aparatūras apraksta valoda) ir IEEE standarta aparatūras apraksta valoda, ko elektroniskie dizaineri izmanto, lai aprakstītu un modelētu to mikroshēmas un sistēmas pirms izgatavošanas.

TINA 7 un jaunākās versijas tagad ietver spēcīgu digitālo VHDL simulācijas dzinēju. Jebkuru digitālo shēmu TINA var automātiski pārvērst VHDL kodā un analizēt kā VHDL dizainu. Turklāt jūs varat analizēt VHDL plašo aparatūras klāstu un definēt savus digitālos komponentus un aparatūru VHDL. VHDL lielā priekšrocība ir ne tikai tā, ka tas ir IEEE standarts, bet arī tas, kas var tikt realizēts automātiski programmējamās loģiskās ierīcēs, piemēram, FPGA un CPLD.

TINA var ģenerēt sintezējamu VHDL kodu kopā ar atbilstošo UCF failu, ja izvēlnē Analīze / Opcijas ir iestatīta izvēles rūtiņa Ģenerēt sintezējamu kodu. Izveidotos VHD un UCF failus var saglabāt ar izvēlnes T&M komandu “Create VHD & UCF File”. Šos failus var izlasīt, izmantojot Xilinx bezmaksas utilītu Webpack, ģenerēt bitu plūsmas failu, kas apraksta dizaina ieviešanu, un pēc tam augšupielādēt to Xilinx FPGA mikroshēmās.

Piemērs: Sekojošā ķēde ir skaitītājs, kas definēts VHDL.

Analīzes / digitālās VHDL simulācijas izpilde sniedz šādu diagrammu:

Ja veicat dubultklikšķi uz Skaitītāja bloka TINA un nospiediet taustiņu Enter Macro, jūs varat redzēt VHDL kodu, kas definē skaitītāju:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;