Verilog A un AMS simulācija

Verilog A un AMS simulācija

Jump to TINA Main Page & General Information 

Šodien visplašāk izmantotā valoda elektronisko shēmu un ierīču modeļu aprakstīšanai ir Spice netlist formātā (1973). Tomēr Spice tīklus bieži vien ir grūti lasīt un saprast, un viņiem trūkst daudz programmēšanas valodu funkciju, kuras inženieriem būtu vajadzīgi, veidojot modeļus un simulācijas.

Salīdzinoši jaunā Verilog-A valoda (1995) nodrošina alternatīvu metodi ar viegli lasāmu programmēšanas valodas C stilu, piemēram, sintaksi. Tādējādi Verilog-A ir piemērots SPICE tīkla saraksti, lai aprakstītu ķēdes topoloģijas.

Vēl sarežģītāka elektronikas ķēdes aprakstīšanas metode, kas satur gan analogos, gan digitālos komponentus, ir Verilog-AMS valoda. Kā mēs iepriekš redzējām, Verilog-AMS ir tīri digitāla Verilog atvasinājums, kas paplašināts ar tīri analogo Verilog A un interfeisu analogo un digitālo daļu savienošanai.

Lielākā daļa TINA ierīču bibliotēku atrodas Spice netlist formātā. Tomēr jūs jau varat izveidot un importēt modeļus un ievietot TINA makro Verilog-A un Verilog-AMS formātā. Jūs varat atrast vairākus valodu piemērus, ierīču modeļus un ķēdes TINA mapē Esim.

Verilog-AMS piemērs:

Sekojošā shēma satur digitālo analogo pārveidotāju (DAC) makro ar seriālo perifēro interfeisu (SPI) un testa stenda makro, kas ģenerē digitālo SPI signālu. DAC modelis ir definēts Verilog AMS. Interesanti, ka testa stends kreisajā pusē ir rakstīts VHDL, kas ir piemērs dažādu HDL sajaukšanai, bet šeit mēs koncentrēsimies uz Verilog AMS makro labajā pusē. Šī ķēde (DAC VAMS.TSC) ir iekļauta TINA EXAMPLESVerilog AMS mapē.

TINA var redzēt DAC modeļa Verilog AMS kodu, ja veicat dubultklikšķi uz DAC makro un nospiediet pogu Enter Macro.

Tālāk redzama daļa no koda:

Mēs neiesaistīsim detalizētu koda analīzi. Mēs tikai vēlamies parādīt, ka pirmajā attēlā redzamajā daļā DA Verilog modulis pārvērš sērijas signālu par analogo signālu (VOUTA).

Zemāk redzamās makro beigās (TINA jūs varat ritināt uz leju tur), DA modulis tiek izsaukts un signāls tiek izlīdzināts ar vienkāršu opamp un RC filtru, izmantojot Verilog A instrukcijas. Varat arī redzēt kondensatora definīciju zemāk esošajā koda fragmentā.