Digital VHDL Simulation na may TINACloud

Ang VHDL (VHSIC (Napakataas na Bilis ng Integrated Circuits) Paglalarawan ng Hardware Wika) ay isang IEEE-karaniwang hardware description language na ginagamit ng mga elektronikong designer upang ilarawan at gayahin ang kanilang mga chips at mga sistema bago ang katha.

Kasama sa TINACloud ngayon ang isang malakas na digital na VHDL simulation engine. Ang anumang digital circuit sa TINACloud ay maaaring awtomatikong mai-convert ang isang VHDL code at masuri bilang isang disenyo ng VHDL. Bilang karagdagan, maaari mong pag-aralan ang malawak na hanay ng hardware na magagamit sa VHDL at tukuyin ang iyong sariling mga digital na sangkap at hardware sa VHDL. Ang mahusay na bentahe ng VHDL ay hindi lamang na ito ay isang pamantayan ng IEEE, kundi pati na rin ay maaaring awtomatikong maisasakatuparan sa mga maiprograming aparato na lohika tulad ng FPGAs at CPLD.

Maaaring makabuo ang TINACloud ng isang synthesizable VHDL code kasama ang kaukulang file na UCF kung ang Bumuo ng synthesizable code checkbox ay nakatakda sa menu ng Pagsusuri / Mga Pagpipilian. Maaari mong i-save ang nilikha ng mga file na VHD at UCF gamit ang utos na "Lumikha ng VHD & UCF ​​File" sa menu ng T&M. Maaari mong basahin ang mga file na ito gamit ang libreng utility Webpack ng Xilinx, mabuo ang bit-stream na file na naglalarawan sa pagpapatupad ng disenyo at pagkatapos ay i-upload ito sa Xilinx FPGA chips.

Halimbawa: Ang sumusunod na circuit ay isang counter, na tinukoy sa VHDL.

Patakbuhin ang simulation online kasama ang TINACloud sa pamamagitan ng pag-click sa larawan

Tumatakbo Pagtatasa / Digital VHDL kunwa, ay nagbibigay ng mga sumusunod na diagram:

Kung na-click mo ang "Counter" block at sa linya ng HDL pindutin ang… button maaari mong makita ang VHDL code na tumutukoy sa Counter

library ieee; gumamit ng ieee.std_logic_1164.all; gumamit ng ieee.std_logic_arith.all; ---- - Ang ENTITY counter ay port (orasan: sa std_logic; malinaw: sa std_logic; QA, QB, QC, QD: out std_logic); END counter; ---- - Ang ARCHITECTURE behv ng counter ay signal Pre_Q: unsigned (3 downto 0); MAGSIMULA - paglalarawan ng pag-uugali ng proseso ng counter (orasan, malinaw) magsimula kung malinaw = '1' pagkatapos Pre_Q <= "0000"; elsif (orasan = '1' at clock'event) pagkatapos ay QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; tapusin kung; proseso ng pagtatapos; WAKAS behv; 

Sa TINA maaari mong baguhin ang VHDL code at makita agad ang epekto.

Baguhin ang linya Pre_Q <= Pre_Q + 1; sa itaas Pre_Q <= Pre_Q + 2; at isara ang dialog.

Ngayon Pagsusuri / Digital VHDL kunwa ay magbubunga ng sumusunod na diagram: