VHDL-AMS simulācija

VHDL-AMS simulācija TINA formātā ir iekļauta visās versijās

VHDL-AMS ir VHDL aparatūras apraksta valodas paplašinājums, kas iekļauts arī TINA. Tas iekļauj Analog un Mixed-Signal paplašinājumi (AMS) tīri digitālai VHDL valodai, lai simulētu analogās un jaukto signālu sistēmas. Vairākus shēmu piemērus varat atrast TINA mapē Piemēri\HDL\VHDL-AMS.

VHDL-AMS piemērs:

Simulācija ar VHDL-AMS ķēdi
Simulācija ar VHDL-AMS: TINA HDL redaktora attēls1
Simulācija ar VHDL-AMS: TINA HDL redaktora attēls2
Simulācija ar VHDL-AMS: TINA HDL redaktora attēls3
Simulācija ar VHDL-AMS: TINA HDL redaktora attēls4
Simulācija ar VHDL-AMS pārejas diagrammu
en English
en Englishde Germanfr Frenches Spanishpt Portugueseru Russianzh-CN Chinese (Simplified)zh-TW Chinese (Traditional)ja Japaneseko Koreanhu Hungarian