VHDL моделювання в TINA включені у всіх версіях

Перейти до головної сторінки TINA та загальної інформації

VHDL (VHSIC (Інтегровані схеми з дуже високою швидкістю) Мова опису апаратного забезпечення - це стандартна мова опису апаратних засобів IEEE, яка використовується електронними дизайнерами для опису та моделювання своїх мікросхем і систем до виготовлення.

TINA версії 7 і вище тепер включають потужний цифровий VHDL моделювання двигуна. Будь-яка цифрова схема в TINA може бути автоматично перетворений код VHDL і аналізується як VHDL дизайн. Крім того, ви можете проаналізувати широкий спектр апаратних засобів, доступних у VHDL, і визначити свої власні цифрові компоненти та обладнання в VHDL. Великою перевагою VHDL є не тільки те, що це стандарт IEEE, але й те, що може бути реалізовано автоматично в програмованих логічних пристроях, таких як FPGA і CPLD.

TINA може генерувати синтезований код VHDL разом із відповідним файлом UCF, якщо в меню Аналіз / Параметри встановлено прапорець Створювати синтезувальний код. Ви можете зберегти створені файли VHD та UCF за допомогою команди “Створити файл VHD & UCF” у меню T&M. Ви можете читати ці файли за допомогою безкоштовної утиліти Xilinx Webpack, генерувати файл потоку бітів, що описує реалізацію проекту, а потім завантажувати його на мікросхеми Xilinx FPGA.

Приклад: Наступна схема - лічильник, визначений у VHDL.

Виконання аналізу / Цифрове VHDL моделювання, дає наступну діаграму:

Якщо ви двічі клацнете на блоці лічильників в TINA і натисніть кнопку Enter Macro, ви побачите код VHDL, який визначає лічильник:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;