• Перейти до головної сторінки TINA та загальної інформації 

• Моделювання VHDL
• Моделювання Verilog
• Verilog-A та моделювання AMS
• Симуляція SystemVerilog
• Симуляція SystemC

VHDL-AMS є розширенням мови опису обладнання VHDL, також включеної в TINA. Це включає Analog і Mфіксований-Signal extensions (AMS) до чисто цифрової мови VHDL для моделювання аналогових і змішаних сигнальних систем. Ви можете знайти кілька прикладів схем у папці Examples\HDL\VHDL-AMS TINA.

Приклад VHDL-AMS: