Jump to TINA Main Page & General Information 

• Моделювання Verilog
• Verilog-A та моделювання AMS
• Моделювання VHDL
• Моделювання VHDL-AMS
• Симуляція SystemC

SystemVerilog є розширенням мови опису обладнання Verilog, також включеної в TINA.
У TINA SystemVerilog автоматично перекладається на SystemC, який можна скомпілювати за допомогою MS Visual Studio, що забезпечує дуже швидкий і оптимізований код. Ви можете знайти кілька прикладів схем у папці Examples\HDL\SystemVerilog TINA.

Приклад SystemVerilog: