Simulazione VHDL in TINA inclusa in tutte le versioni

Simulazione VHDL in TINA inclusa in tutte le versioni

VHDL (VHSIC (Circuito integrato ad altissima velocità) Descrizione hardware) è un linguaggio di descrizione hardware standard IEEE utilizzato dai progettisti elettronici per descrivere e simulare i propri chip e sistemi prima della fabbricazione.

Le versioni TINA 7 e successive comprendono ora un potente motore di simulazione VHDL digitale. Qualsiasi circuito digitale in TINA può essere convertito automaticamente in un codice VHDL e analizzato come un progetto VHDL. Inoltre, è possibile analizzare l'ampia gamma di hardware disponibile in VHDL e definire i propri componenti digitali e hardware in VHDL. Il grande vantaggio di VHDL non è solo il fatto che sia uno standard IEEE, ma anche quello che può essere realizzato automaticamente in dispositivi logici programmabili come FPGA e CPLD.

TINA può generare un codice VHDL sintetizzabile insieme al corrispondente file UCF se la casella di controllo Genera codice sintetizzabile è impostata nel menu Analisi / Opzioni. È possibile salvare i file VHD e UCF creati con il comando "Crea file VHD e UCF" nel menu T & M. È possibile leggere questi file con il pacchetto Web di utilità gratuita di Xilinx, generare il file di flusso di bit che descrive l'implementazione del progetto e quindi caricarlo su chip FPGA Xilinx.

Esempio: il seguente circuito è un contatore, definito in VHDL.
Simulazione VHDL digitale, immagine 1
Esecuzione della simulazione Analisi / VHDL digitale, fornisce il seguente diagramma:
Simulazione VHDL, immagine 2
Se fai doppio clic sul blocco Contatore in TINA e premi il pulsante Enter Macro puoi vedere il codice VHDL che definisce il Contatore:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

In TINA è possibile modificare il codice VHDL e vedere immediatamente l'effetto.

Cambia la linea Pre_Q <= Pre_Q + 1; sopra a Pre_Q <= Pre_Q + 2; e chiudi la finestra di dialogo.

Ora la simulazione Analisi / Digital VHDL produce il seguente diagramma

Puoi anche studiare questo circuito in TINA Modalità interattiva.