Simulare SystemVerilog

Verilog A și simulare AMS

Jump to TINA Main Page & General Information

Verilog Simulation
Simulare Verilog-A și AMS
Simulare VHDL
Simulare VHDL-AMS
Simulare SystemC

SystemVerilog este o extensie a limbajului de descriere hardware Verilog, inclusă și în TINA.
În TINA, SystemVerilog este tradus automat în SystemC, care poate fi compilat cu MS Visual Studio, oferind un cod foarte rapid și optimizat. Puteți găsi mai multe exemple de circuite în folderul Exemple\HDL\SystemVerilog al TINA.