TINA'daki VHDL Simulation bütün versiyalarına daxil edilmişdir

TINA'daki VHDL Simulation bütün versiyalarına daxil edilmişdir

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) Hardware Description Language) elektronik dizaynerlər tərəfindən istehsaldan əvvəl fişlərini və sistemlərini təsvir etmək və simulyasiya etmək üçün istifadə olunan IEEE standart hardware təsviri dilidir.

7 və daha yüksək TINA versiyaları indi güclü rəqəmsal VHDL simulyasiya mühərriki daxildir. TINA'daki hər hansı bir digital devir avtomatik olaraq bir VHDL koduna dönüştürülebilir ve VHDL dizaynı olaraq analiz edilir. Bundan əlavə, VHDL-də mövcud olan geniş çeşidli avadanlıqları təhlil edə və VHDL-də öz rəqəmsal komponentlərini və avadanlıqlarını müəyyən edə bilərsiniz. VHDL-nin böyük üstünlüyü yalnız bir IEEE standartı deyil, həm də FPGA və CPLD kimi proqramlaşdırıla bilən məntiq cihazlarında avtomatik olaraq həyata keçirilə bilər.

Analiz / Seçimlər menyusunda Sintezləşdirilə bilən kod yaradın onay qutusunun təyin olunduğu təqdirdə, TINA müvafiq UCF faylı ilə birlikdə sintezləşdirilə bilən VHDL kodu yarada bilər. T & M menyusundan yaradılan VHD və UCF fayllarını "VHD & UCF ​​faylını yaradın" əmri ilə saxlaya bilərsiniz. Bu faylları Xilinxin pulsuz proqram təminatı ilə oxuya bilərsiniz, dizaynın tətbiqini təsvir edən bit-stream faylını yaradır və sonra Xilinx FPGA fişlərinə yükləyə bilərsiniz.

Məsələn: Aşağıdakı dövr VHDL-də müəyyən edilmiş bir sayğacdır.
Digital VHDL Simulation, şəkil 1
Running Analysis / Digital VHDL simulyasiyası aşağıdakı diaqramı verir:
VHDL simulyasiyası, şəkil 2
Tina'daki Counter blokuna cüt basın və Enter Macro düyməsini basın Əgər Counter təyin VHDL kodu bilərsiniz:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA'da VHDL kodunu dəyişə və dərhal təsirini görə bilərsiniz.

Xəttin dəyişdirilməsi Pre_Q <= Pre_Q + 1; yuxarıdan Pre_Q <= Pre_Q + 2; və dialoqu bağlayın.

İndi Analiz / Digital VHDL simulyasiyası aşağıdakı diaqramı verir

Bu dövrəni TINA-da da öyrənə bilərsiniz İnteraktiv rejimi.