SystemVerilog Simulyasiyası

Verilog A və AMS Simulyasiyası

Jump to TINA Main Page & General Information

Veriloq Simulyasiyası
Verilog-A & AMS Simulyasiyası
VHDL simulyasiyası
VHDL-AMS Simulyasiyası
SystemC Simulyasiyası

SystemVerilog, həmçinin TINA-ya daxil olan Verilog aparat təsviri dilinin genişləndirilməsidir.
TINA-da SystemVerilog avtomatik olaraq çox sürətli və optimallaşdırılmış kod təmin edən MS Visual Studio ilə tərtib edilə bilən SystemC-yə tərcümə olunur. Siz TINA-nın Examples\HDL\SystemVerilog qovluğunda bir neçə dövrə nümunəsini tapa bilərsiniz.