Jump to TINA Main Page & General Information 

• ვერილო სიმულაცია
• Verilog-A & AMS სიმულაცია
• VHDL სიმულაცია
• VHDL-AMS სიმულაცია
• SystemC სიმულაცია

SystemVerilog არის Verilog ტექნიკის აღწერის ენის გაფართოება, რომელიც ასევე შედის TINA-ში.
TINA-ში SystemVerilog ავტომატურად ითარგმნება SystemC-ზე, რომლის შედგენა შესაძლებელია MS Visual Studio-სთან ერთად, რომელიც უზრუნველყოფს ძალიან სწრაფ და ოპტიმიზებულ კოდს. თქვენ შეგიძლიათ იპოვოთ მიკროსქემის რამდენიმე მაგალითი TINA-ს Examples\HDL\SystemVerilog საქაღალდეში.

SystemVerilog მაგალითი: