Jump to TINA Main Page & General Information 

• Verilog Simulation
• Verilog-A & AMS Simulacija
• Simulacija VHDL
• VHDL-AMS simulacija
• SystemC Simulacija

SystemVerilog je razširitev jezika za opis strojne opreme Verilog, ki je prav tako vključen v TINA.
V TINA je SystemVerilog samodejno preveden v SystemC, ki ga je mogoče prevesti z MS Visual Studio, ki zagotavlja zelo hitro in optimizirano kodo. Več primerov vezij najdete v mapi Primeri\HDL\SystemVerilog v TINA.

Primer SystemVerilog: