Προσομοίωση SystemVerilog

Προσομοίωση Verilog A και AMS

Jump to TINA Main Page & General Information 

Το SystemVerilog είναι μια επέκταση της γλώσσας περιγραφής υλικού Verilog, που περιλαμβάνεται επίσης στο TINA.
Στο TINA το SystemVerilog μεταφράζεται αυτόματα σε SystemC το οποίο μπορεί να μεταγλωττιστεί με το MS Visual Studio παρέχοντας έναν πολύ γρήγορο και βελτιστοποιημένο κώδικα. Μπορείτε να βρείτε πολλά παραδείγματα κυκλωμάτων στο φάκελο Examples\HDL\SystemVerilog του TINA.

Παράδειγμα SystemVerilog:

Κύκλωμα γεννήτριας κυμάτων με SystemVerilog
Κύκλωμα γεννήτριας κυμάτων με εικόνα SystemVerilog-HDL Editor1
Κύκλωμα γεννήτριας κυμάτων με εικόνα SystemVerilog-HDL Editor2
Κύκλωμα γεννήτριας κυμάτων-Παροδικό διάγραμμα1
Μεταβατικό διάγραμμα 2-Εξομαλυνόμενο σήμα μετά από χαμηλοπερατό αναλογικό φιλτράρισμα
    X
    Καλωσορίσατε στο DesignSoft
    Αφήστε τη συζήτηση σε περίπτωση που χρειάζεστε βοήθεια για να βρείτε το σωστό προϊόν ή χρειάζεστε υποστήριξη.
    η wpchatıco