TINACloud менен Digital VHDL келин

VHDL (VHSIC (Абдан өйдө Speed Интегралдык микросхемалардын) аппараттык Description тили) алдын ала ойдон алардын микрочиптерди жана системаларды мүнөздөп жана тууроочу электрондук дизайнерлер тарабынан пайдаланылуучу стандарттуу IEEE- жабдык тили болуп саналат.

TINACloud эми күчтүү санарип VHDL модельдөө кыймылдаткычын камтыйт. TINACloud ар кандай санариптик схема автоматтык түрдө VHDL кодуна айландырылып, VHDL дизайны катары талдоого алынат. Мындан тышкары, сиз VHDLдеги кеңири шаймандарды анализдеп, VHDLдеги өзүңүздүн санарип компоненттериңизди жана жабдууларды аныктай аласыз. VHDLдин чоң артыкчылыгы - бул IEEE стандарты гана эмес, ошондой эле FPGA жана CPLD сыяктуу программаланган логикалык шаймандарда автоматтык түрдө ишке ашырылышы мүмкүн.

TINACloud синтезделүүчү VHDL кодун, ошондой эле UCF файлын түзө алат, эгерде синтезделүүчү кодду жаратуу кутучасы Анализ / Параметрлер менюсунда орнотулган болсо. Түзүлгөн VHD жана UCF файлдарын T&M менюсундагы "Create VHD & UCF File" буйругу менен сактай аласыз. Сиз бул файлдарды Xilinxтин акысыз Веб-пакети менен окуп, дизайнын ишке ашырылышын сүрөттөгөн бит-агым файлын жаратып, андан кийин Xilinx FPGA микросхемаларына жүктөй аласыз.

Мисал: төмөнкү райондук VHDL аныкталган каршы болуп саналат.

сүрөттү басып TINACloud менен машыктыруучу онлайн иштетүү

Анализ / Digital VHDL окшош чуркап, төмөнкү диаграмма берет:

Эгерде сиз "Эсептегич" блогун чыкылдатып, HDL сызыгындагы ... баскычын бассаңыз, анда эсептегичти аныктаган VHDL кодун көрө аласыз.

китепкана ieee; ieee.std_logic_1164.all колдонуу; ieee.std_logic_arith.all колдонуу; -------------------------------------------------- - ENTITY эсептегич порт (саат: std_logic; ачык: std_logic; QA, QB, QC, QD: out std_logic); END эсептегич; -------------------------------------------------- - ARCHITECTURE behv эсептегич Pre_Q сигнал: unsigned (3 төмөн 0); BEGIN - эсептегич процесстин жүрүм-турум сүрөттөмөсү (саат, так), эгерде таза = '1' болсо, анда Pre_Q <= "0000" башталат; elsif (саат = '1' жана саатка окуя) андан кийин QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; end if; аяктоо процесси; END behv;

Тина Сиз VHDL кодду өзгөртүп жана ошол замат күчүнө көрө алабыз.

сапты өзгөртүү Pre_Q <= Pre_Q + 1; жогоруда Pre_Q <= Pre_Q + 2; жана диалогун жабуу.