Jump to TINA Main Page & General Information 

• Verilog келин
• Verilog-A & AMS Simulation
• VHDL келин
• VHDL-AMS симуляциясы
• SystemC симуляциясы

SystemVerilog бул TINAда камтылган Verilog аппараттык сыпаттоо тилинин кеңейтилиши.
TINAда SystemVerilog автоматтык түрдө SystemC тилине которулат, аны MS Visual Studio менен түзсө болот, ал абдан тез жана оптималдаштырылган кодду камсыз кылат. Сиз TINAнын Examples\HDL\SystemVerilog папкасынан бир нече схема мисалдарын таба аласыз.

SystemVerilog мисалы: