การจำลอง VHDL แบบดิจิตอลพร้อม TINACloud

VHDL (VHSIC (วงจรรวมความเร็วสูงมาก) คำอธิบายฮาร์ดแวร์ภาษา) เป็นคำอธิบายฮาร์ดแวร์มาตรฐาน IEEE - ภาษาที่ใช้โดยนักออกแบบอิเล็กทรอนิกส์เพื่ออธิบายและจำลองชิปและระบบของพวกเขาก่อนที่จะมีการประดิษฐ์

TINACloud ได้รวมเครื่องมือจำลองสถานการณ์ VHDL ระบบดิจิตอลที่ทรงพลัง วงจรดิจิตอลใด ๆ ใน TINACloud สามารถแปลงรหัส VHDL โดยอัตโนมัติและวิเคราะห์เป็นการออกแบบ VHDL นอกจากนี้คุณสามารถวิเคราะห์ฮาร์ดแวร์หลากหลายที่มีอยู่ใน VHDL และกำหนดส่วนประกอบดิจิทัลและฮาร์ดแวร์ของคุณเองใน VHDL ข้อได้เปรียบที่ยอดเยี่ยมของ VHDL ไม่เพียง แต่เป็นมาตรฐาน IEEE เท่านั้น แต่ยังสามารถรับรู้ได้โดยอัตโนมัติในอุปกรณ์ตรรกะที่ตั้งโปรแกรมได้เช่น FPGA และ CPLD

TINACloud สามารถสร้างรหัส VHDL ที่สังเคราะห์ได้พร้อมกับไฟล์ UCF ที่เกี่ยวข้องหากตั้งค่าช่องทำเครื่องหมายสร้างรหัสที่สามารถสังเคราะห์ได้ในเมนูการวิเคราะห์ / ตัวเลือก คุณสามารถบันทึกไฟล์ VHD และ UCF ที่สร้างด้วยคำสั่ง“ สร้าง VHD & UCF ​​ไฟล์” ในเมนู T&M คุณสามารถอ่านไฟล์เหล่านี้ด้วย Webpack ยูทิลิตี้ฟรีของ Xilinx สร้างไฟล์บิตสตรีมอธิบายการใช้งานการออกแบบแล้วอัปโหลดไปยังชิป Xilinx FPGA

ตัวอย่าง: วงจรต่อไปนี้เป็นตัวนับที่กำหนดไว้ใน VHDL

ดำเนินการจำลองออนไลน์ด้วย TINACloud โดยคลิกที่ภาพ

การวิเคราะห์การทำงาน / การจำลอง VHDL แบบดิจิทัลแสดงแผนภาพต่อไปนี้:

Digital VHDL Simulation, ภาพ 3

หากคุณคลิกบล็อก“ Counter” และในบรรทัด HDL กดปุ่ม…คุณจะเห็นรหัส VHDL ที่กำหนด Counter

ห้องสมุด ieee; ใช้ ieee.std_logic_1164.all; ใช้ ieee.std_logic_arith.all; -------------------------------------------------- - ตัวนับ ENTITY เป็นพอร์ต (นาฬิกา: ใน std_logic; clear: ใน std_logic; QA, QB, QC, QD: ออก std_logic); END ตัวนับ; -------------------------------------------------- - สถาปัตยกรรม behv ของตัวนับเป็นสัญญาณ Pre_Q: ไม่ได้ลงนาม (3 ลงไปที่ 0); BEGIN - คำอธิบายพฤติกรรมของกระบวนการตัวนับ (นาฬิกา, ล้าง) เริ่มต้นถ้า clear = '1' แล้ว Pre_Q <= "0000"; elsif (clock = '1' และ clock'event) ตามด้วย QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; จบถ้า; กระบวนการสิ้นสุด END behv; 

ใน TINA คุณสามารถเปลี่ยนรหัส VHDL และดูผลทันที

เปลี่ยนสาย Pre_Q <= Pre_Q + 1; ด้านบนเพื่อ Pre_Q <= Pre_Q + 2; และปิดกล่องโต้ตอบ

ขณะนี้การวิเคราะห์ / การจำลองแบบดิจิตอล VHDL ให้ไดอะแกรมดังต่อไปนี้:

การจำลอง vhdl แบบดิจิตอล, ภาพ 4