การจำลอง VHDL แบบดิจิตอลพร้อม TINACloud

VHDL (VHSIC (วงจรรวมความเร็วสูงมาก) คำอธิบายฮาร์ดแวร์ภาษา) เป็นคำอธิบายฮาร์ดแวร์มาตรฐาน IEEE - ภาษาที่ใช้โดยนักออกแบบอิเล็กทรอนิกส์เพื่ออธิบายและจำลองชิปและระบบของพวกเขาก่อนที่จะมีการประดิษฐ์

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

ตัวอย่าง: วงจรต่อไปนี้เป็นตัวนับที่กำหนดไว้ใน VHDL

ดำเนินการจำลองออนไลน์ด้วย TINACloud โดยคลิกที่ภาพ

การวิเคราะห์การทำงาน / การจำลอง VHDL แบบดิจิทัลแสดงแผนภาพต่อไปนี้:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

ห้องสมุด ieee; ใช้ ieee.std_logic_1164.all; ใช้ ieee.std_logic_arith.all; -------------------------------------------------- - ตัวนับ ENTITY คือพอร์ต (นาฬิกา: ใน std_logic; ชัดเจน: ใน std_logic; QA, QB, QC, QD: out std_logic); สิ้นสุดเคาน์เตอร์; -------------------------------------------------- - ARCHITECTURE behv ของตัวนับเป็นสัญญาณ Pre_Q: ไม่ได้ลงชื่อ (3 downto 0); BEGIN - คำอธิบายพฤติกรรมของกระบวนการนับ (นาฬิกาชัดเจน) เริ่มต้นถ้า clear = '1' จากนั้น Pre_Q <= "0000"; elsif (clock = '1' และ clock'event) จากนั้น QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; จบถ้า; สิ้นสุดกระบวนการ; สิ้นสุด behv;

ใน TINA คุณสามารถเปลี่ยนรหัส VHDL และดูผลทันที

เปลี่ยนสาย Pre_Q <= Pre_Q + 1; ด้านบนเพื่อ Pre_Q <= Pre_Q + 2; และปิดกล่องโต้ตอบ