Jump to TINA Main Page & General Information 

• Verilog Simulering
• Verilog-A & AMS-simulering
• VHDL Simulering
• VHDL-AMS Simulering
• SystemC Simulering

SystemVerilog er en utvidelse av Verilog maskinvarebeskrivelsesspråk, også inkludert i TINA.
I TINA er SystemVerilog automatisk oversatt til SystemC som kan kompileres med MS Visual Studio som gir en veldig rask og optimalisert kode. Du kan finne flere kretseksempler i mappen Eksempler\HDL\SystemVerilog til TINA.

SystemVerilog eksempel: