Цифрова VHDL симулация с TINACloud

VHDL (VHSIC (Интегрални схеми с много висока скорост) Език за описание на хардуера) е стандартен език за описание на хардуера на IEEE, използван от електронните дизайнери за описване и симулиране на техните чипове и системи преди производството.

TINACloud вече включва мощен двигател за цифрова VHDL симулация. Всяка цифрова схема в TINACloud може автоматично да се преобразува във VHDL код и да се анализира като VHDL дизайн. Освен това можете да анализирате широкия набор от хардуер, наличен във VHDL, и да дефинирате свои собствени цифрови компоненти и хардуер във VHDL. Голямото предимство на VHDL е не само, че е стандарт на IEEE, но и че може да се реализира автоматично в програмируеми логически устройства като FPGA и CPLD.

TINACloud може да генерира синтезируем VHDL код заедно със съответния UCF файл, ако квадратчето за отметка Генериране на синтезируем код е зададено в менюто Анализ/Опции. Можете да запишете създадените VHD и UCF файлове с командата „Създаване на VHD и UCF файл“ в менюто T&M. Можете да прочетете тези файлове с безплатната помощна програма Webpack на Xilinx, да генерирате файла с битов поток, описващ изпълнението на дизайна, и след това да го качите в чипове Xilinx FPGA.

Пример: Следната схема е брояч, дефиниран във VHDL.

Стартирайте симулацията онлайн с TINACloud като щракнете върху снимката

Анализ на движение / Цифрова VHDL симулация, дава следната диаграма:

Ако щракнете върху блока "Counter" и в реда HDL натиснете бутона ..., можете да видите VHDL кода, дефиниращ брояча

библиотека ieee; използвайте ieee.std_logic_1164.all; използвайте ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY броячът е порт (часовник: в std_logic; ясен: в std_logic; QA, QB, QC, QD: излиза std_logic); КРАЙ брояч; -------------------------------------------------- - АРХИТЕКТУРА behv на брояча е сигнал Pre_Q: неподписан (3 в центъра 0); НАЧАЛО - поведенческо описание на броячния процес (часовник, изчистване) започва, ако е ясно = '1', тогава Pre_Q <= "0000"; elsif (clock = '1' и clock'event), след това QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; край ако; краен процес; END behv;

В TINA можете да промените кода VHDL и да видите ефекта веднага.

Променете линията Pre_Q <= Pre_Q + 1; по-горе до Pre_Q <= Pre_Q + 2; и затворете диалоговия прозорец.