Цифрова VHDL симулация с TINACloud

VHDL (VHSIC (Интегрални схеми с много висока скорост) Език за описание на хардуера) е стандартен език за описание на хардуера на IEEE, използван от електронните дизайнери за описване и симулиране на техните чипове и системи преди производството.

Сега TINACloud включва мощен цифров VHDL симулационен двигател. Всяка цифрова верига в TINACloud може автоматично да се конвертира VHDL код и се анализира като VHDL дизайн. В допълнение, можете да анализирате широката гама от хардуер, наличен във VHDL и да дефинирате ваши собствени цифрови компоненти и хардуер във VHDL. Голямото предимство на VHDL е не само, че това е IEEE стандарт, но също така може да се реализира автоматично в програмируеми логически устройства като FPGA и CPLDs.

TINACloud може да генерира синтезиращ VHDL код заедно със съответния UCF файл, ако квадратчето Generate synthesizable code е поставено в менюто Analysis / Options. Можете да запишете създадените VHD и UCF файлове с командата “Създаване на VHD & UCF ​​файл” в T&M менюто. Можете да прочетете тези файлове с безплатната Webpack на Xilinx, да генерирате бит-поток, описващ реализацията на дизайна и след това да го качите на Xilinx FPGA чипове.

Пример: Следната схема е брояч, дефиниран във VHDL.

Стартирайте симулацията онлайн с TINACloud като щракнете върху снимката

Анализ на движение / Цифрова VHDL симулация, дава следната диаграма:

Цифрова VHDL симулация, изображение 3

Ако натиснете бутона „Брояч“ и в HDL линията натиснете бутона… можете да видите кода на VHDL, който определя брояча.

библиотека IEEE; използвайте ieee.std_logic_1164.all; използвайте ieee.std_logic_arith.all; -------------------------------------------------- - Брояч ENTITY е порт (часовник: в std_logic; ясен: в std_logic; QA, QB, QC, QD: out std_logic); END брояч; -------------------------------------------------- - ARHITECTURE behv на брояча е сигнал Pre_Q: неподписан (3 downto 0); BEGIN - описание на поведението на процеса на брояча (часовник, ясен) започва, ако е ясно = '1', тогава Pre_Q <= "0000"; elsif (clock = '1' и clock'event) след това QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; край, ако; крайния процес; END behv; 

В TINA можете да промените кода VHDL и да видите ефекта веднага.

Променете линията Pre_Q <= Pre_Q + 1; по-горе до Pre_Q <= Pre_Q + 2; и затворете диалоговия прозорец.

Сега симулацията за анализи / цифрови VHDL дава следната диаграма:

Цифрова VHDL симулация, изображение 4