Jump to TINA Main Page & General Information 

• Симулация на Verilog
• Verilog-A & AMS симулация
• VHDL симулация
• VHDL-AMS симулация
• Симулация на SystemC

SystemVerilog е разширение на езика за описание на хардуера Verilog, също включен в TINA.
В TINA SystemVerilog се превежда автоматично в SystemC, който може да бъде компилиран с MS Visual Studio, осигуряващ много бърз и оптимизиран код. Можете да намерите няколко примера за вериги в папката Examples\HDL\SystemVerilog на TINA.

Пример за SystemVerilog: