Jump to TINA Main Page & General Information 

• Simulació de Verilog
• Simulació Verilog-A i AMS
• Simulació VHDL
• Simulació VHDL-AMS
• Simulació SystemC

SystemVerilog és una extensió del llenguatge de descripció de maquinari Verilog, inclòs també a TINA.
A TINA SystemVerilog es tradueix automàticament a SystemC que es pot compilar amb MS Visual Studio proporcionant un codi molt ràpid i optimitzat. Podeu trobar diversos exemples de circuits a la carpeta Exemples\HDL\SystemVerilog de TINA.

Exemple de SystemVerilog: